Устройство для вычисления функции

В фил Ужго Заказ 5926ППП "Патент ираж 709 Подписное ул.Проектная, 1180884группой информационных входов четвертого сумматора, управляющий вход которого соединен с управляющим входом пятого сумматора и с вьгодом сумматора по модулю два, второй вход которого соединен с управляющими входами третьего, шестого и седьмого сумматоров, выходы третьего регистра соединены с первой груп. пой информационных ,входов третьего сумматора, вторая группа информацион ньк входов которого 1 соединена с выходами первого блока,памяти, причем блоу управления содержит генератор тактовых импульсов, счетчик тактовыхимпульсбв, три трйггера, два элемента Ир элемент НЕ, элемент И-НЕ, формирователь импульсов, вход которого подключен к входу запуска блока и к синхронизирующему входу первого триггера, выход формирователя импульсов соединен с первым входом первого элемента И, выход которого соединен с входом сброса первого и второго триггеров и счетчика тактовых импуль. сов, выход первого триггера соединен с входом разрешения генератора тактовых импульсов, первый выход которого соединен с выходом синхронизации блока управления, второй выход генератора тактовых импульсов соединен с синхронизирующим входом второго триггера, первый выход которого соединен с выходом разрешения записи блока управления, второй выход второго триггера соединен с первым входом элемента И-НЕ, второй вход которого соединен через элемент НЕ с входом задания режима блока управления, выходы номера текущей итерации которого соединены с выходами счетчика выход переполнения кото)рого соединен с вторым входом первого элемента И, синхронизирующий вход счетчика соединен с выходом второго элемента И, первый вход которого соединен с первым вьгходом генераторатактовых импульсов и с синхронизирующим входом третьего триггера, инверсный выход которого соединен с третьим входом второго элемента И, второй вход которого соединен с выходом элемента И-НЕ, о т л и ч а ю щ е е с я тем, что, с целью повышения бьк;тродействия, оно дополнительно содержит второй и третий блоки памяти, дешифратор, О - триггеров коррекции, блок формирования порядка числа, блок анализа сходимости, а в блок управления дополнительно введены два элемента И, причем выходы номера текущей итерации блока управления подключены к адресным входам второго и третьего блоков памяти, выход коррекции блока управления соединен с стробирующим входом дешифратора, входы которого соединены с выходами второго блока памяти, а выходы - с входами установки триггеров, выходы которых соединены с второй группой адресных входов третьего блока памяти, выходы которого соединены с управляющими входами первого и второго коммутаторов, выходы блока синхронизации и управления записью , блока управления соединены соответственно с входом синхронизации и входам выборки переменной вращения блока формирования порядка числа, вход знака операнда которого соединен с входом старшего разряда группы информационных входов устройства, первая, вторая и третья группы информационных входов блока формирования порядка числа соединены соответственно с выходами первого, второго и третьего сумматоров, вход кода вычисляемой функции блока формирования порядка числа соединен с входом кода вычисляемой функции устройства, выход кода переменной вращения блока формирования порядка числа соединен с управляющим входом третьего сумматора, а информационные выходы блока формирования порядка числа - с первой группой информационных вхо - дов блока анализа сходимости,вторая группа информационных входов которого соединена с выходами номера текущей итерации блока управления, вход сброса блока анализа сходимости соединен с первым входом блока управления, выходы синхронизации и управления сравнением кодов которого соединены соответственно с входами синхронизации и управления регистров блоа анализа сходимости, выход котоюго соединен с входом признака оррекции блока управпения, причем 1 ервый вход третьего элемента И блоа управления соединен с выходом первого элемента И, второй вход третьего элемента И подключен к входу признака коррдкций блока у 1 псения, вход признака окончания к Гпс .ион0884 11 которого соединен с первым информационным входом третьего триггера, второй информационный вход которого соединен с прямым выходом этого триггера и с первым входом четвертого элемента И, выход которого подключен к выходу управления коррекции блока управления, второй вход четвертого элемента И соединен с синхронизирующим входом третьего триггера и с первым выходом генератора тактовых импульсов, вход сброса третьего триггера подключен к выходу третьего эле. мента И, третий выход генератора тактовых, импульсов соединен с выходом управления сравнением кодов блэка управления, выход разрешения записи которого соединен с входами разрешения установки П триггеров коррекции и с входом управления выбором переменного и вращения блока формирования порядка числа, вход синхронизации которого соединен с выходом синхронизации блока управления, признак окончания коррекции которого соединен с выходом второго блока памяти, стробирующий вход которого соединен с выходом блока анализа сходимости. входом признака коррекции блока управления, причем блок анализа сходимости содержит: регистр, схему сравнения, триггер условия, выход которого соединен с выходом блока анализа сходимости, а обнуляющий синхронизирующий и информационный входы триггера соедине ны соответственно с входами сброса, синхронизации блока анализа сходи-, мости и выходом схемы сравнения, первая и вторая группы информационных входов которого соединены с информационными входами блока анализа сходимости и выходами регистра, информационные входы которого соединены с второй группой информационных входов блока анализа сходимости,а уп" равляющий вход реги тра оединесвходом управления анализа ходимост.а блок формирования порядка числа .держит два мультиплексора, блок памяти триггер знака, регистр,исумматров по модулю два (и - разрядностьчисел), узел приоритета и шифратор,выходы и входы которого соответтвенно соединены с информационными выходами блока формированн порядка чила и выходами узла приоритетов, входы которого соединенывыходами сумматоров по модулю два, первые входыкоторых соединены с выходом старшегоразряда регистра, вторые входы сумматоров по модулю два соединены с выходами младших разрядов регистра,информационные входы которого соединеныс выходами первого мультиплексора,первая, вторая и третья группы информационных входов которого соединеныс первой, второй и третьей группамиинформационных входов блока формиро -вания порядка числа, синхронизирующий вход регистра с синхронизирующим входом триггера знака, информационный вход которого соединенс выходом блока памяти, вход управления выбором переменной вращенияблока формирования порядка чиселсоедчнен с управляющим входом второгомультиплексора, первый информационный вход которого соединен с входомзнака операнда блока формированияпорядка чисел, вход кода вычисляемойфункции которого соединен с первымадресным входом блока памяти и управляющим входом первого мультиплексоравторой вход которого подключен к выходу второго мультиплексора,а вход синхронизации блока формирования порядка числа соединен с синхронизирующим входом триггера, выходкоторого соединен с выходом кода,переменной вращения блока формированияпорядка числа, Изобретение относится к вычислительной технике,а именно к классу арифметических устройств для вычисления тран.цендентных Функций. Целью изобретения является повыше. ние быстродействия к точности. На фиг. 1 изображена блок-схема устройства для вычисления функций;84 50 3 11808 на фиг. 2 - блок-схема управления; на фиг. 3 - блок-схема блока анализа состояния; на фиг. 4 - блок-схема блока анализа сходимости; на фиг. 5 временная диаграмма работы устройства для вычисления функций.Устройство для вычисления элементарных функций (фиг.1) содержит три регистра 1 - 3, четыре сдвигателя 4 - 7, семь сумматоров 8 - 14, 1 О два коммутатора 15 и 16, сумматор 17 по модулю два, первый блок. 18 памяти и блок 19 управления. Первый вход блока 19 управления соединен с запускающим входом 20 устройства, 15 управляющий вход 21 которого соединен с вторым входом блока 19 управления, первым входом сумматора 17 по модулю два, управляющими входами первого 12 и второго 13 сумматоров 2 О и со старшим разрядом адреса первого Г.;ока 18 памяти, остальные разряды адреса которого соединены с управляющими входами всех сдвигателей 4- 7 и с первым выходом 22 блока 19 25 управления, второй выход 23 последнего соединен с тактирующими входами первого 1, второго 2 и третьего 3 регистров, первые информационные входы которых соединены с входной ЗО информационной шиной 24 устройства. Первый выход 25 этогоустройства соединен с выходом первого сумматора 12 и вторым информационным входом первого регистра 1, выход котоРого соединен с информационными входами первого 4 и второго 5 сдвигателей и с первым информационным входом третьего сумматора 8. Выход сумматора 8 соединен с первым информационным 4 О входо: первого сумматора 12, второй информационный вход которого соединен с выходом первого коммутатора 15, информационный вход которого соединен с выходом четвертого сумма тора 9, первый информационный вход которого соединен с выходом первого .сдвигателя .4 и первым информационным входом пятого сумматора 11, а выход пятого сумматора 11 соединен с первым информационным входом второго сумматора 13, выход которого соединен с вторым выходом 26 устройства и с вторым информационным входом второго регистра 2.Выход этого регистра 2 соединен с информационными входами третьего 6 и четвертого 7 сдвигателей и с вторым информационным входом пятого сумматора 11, управляющий вход которого соединен с управляющим входом шестого сумматора 10. Выход шестого сумматора 10 соединен с информационным входом второго коммутатора 16, выход которого соединен с вторым информационном входом второго сумматора 13. Выход третьего сдвигателя 6 соединен с вторым информационным входом четвертого сумматора 9, управляющий вход которого соединен с управляющим входом третьего сумматора 8 и с выходом сумматора 17 по модулю два. Второй вход последнего соединен с управляющими входами пятого 11 и шестого 10 сумматоров и управляющим входом седьмого сумматора 14, выход которого соединен с третьим выходом 27 устройства и с вторым информационным входом третьего регистра 3. Выход этого регистра 3 соединен с первым информационным входом седьмого сумматора 14, второй информационный вход которого соединен с выходом первого блока 18 памяти, а выход второго сдвигателя 5 соединен с первым информационным входом шестого сумматора. 10. Второй информационный вход этого сумматора 10 соединен с вторым информационным входом третьего сумматора 8 и выходом четвертого сдвигателя 7. Выход 28 блока 29 анализа сходимости соединен с третьим входом ЗЭ блока 19 управления и со стробирующим входом 31 второго блока 32 памяти. Первый выход этого блока 32 памяти соединен с четвертым входом 33 блока 19 управления, первый выход 22 которого соединен с первым адресным входом третьего блока 34 паяти, с первым входом 35 блока анализа сходимости и адресным входом второго блока 32 памяти, второй выход которого соединен с информационным входом дешифратора 36, Выход дешифратора 36 через набор триггеров 37 соединен с вторым адресным входом третьего блока 34 памяти, выход которого соединен с управляющими входами первого 15 и второго 16 коммутаторов.Управляющая шина 38 устройства соединена с первым входом 39 блока 40 анализа состояния, первый выход которого соединен с вторым входом блока 29 анализа сходимости. Третий1180884 вход последнего соединен с запускающим входом 20 устройства, первый 25, второй 26 и третий 27 выходы которого соединены с вторым входом 4 1 блока 40 анализа состояния. ТреБ тий вход 42 этого блока соединен с входной информационной шиной 24 устройства. Управляющий вход седьмого сумматора 14 соединен с вторым выходом 43 блока 40 анализа состоя ния, четвертый вход которого соединен с управляющими входамипервого 1, второго 2 и третьего 3 регистров и с третьим выходом 44 блока 19 управления. Четвертый 45 и пятый 15 46 выходы блока 19 управления соединены соответственно с четвертым входом блока 29 анализа сходимости и стробирующим входом дешифратора 36, а второй выход 23 блока 19 управ ления соединен с пятым входом, блока 40 анализа состояния и пятым входом 47 блока 29 анализа сходимости. Блок управления (фиг.2) содержит генератор 48 тактовых импульсов, счетчик 49 тактовых импульсов, три триггера 50 - 52, элементы И 53 - 57, элемент НЕ 58 и формирователь 59 импульсов. Вход формирователя 59 30 соединен с синхронизирующим входом первого триггера 50 и первым входом блока, выход формирователя 59 импульсов соединен с первым входом перво о элемента И 53. Выход этого элемента И 53 соединен с обнуляющим входом первого триггера 50, обнуляющим входом второго триггера 51, обнуляющим входом счетчика 49 тактовых импульсов и первым входом второго элемента 40 И 54. Второй вход и выход последнего соединены соответственно с третьим входом блока и обнуляющим входом третьего триггера 52. Прямой выход 60 триггера 52 соединен с первым 45 управляющим входом этого же триггера и с первым входом третьего элемен. та И 55, а инверсный выход 61 - с первым входом четвертого элемента И 56. Выход четвертого элемента И 56 50 соединен с счетным входом счетчика 49 тактовых импульсов, информационные выходы которого соединены с первым выходом 32 блока управления, а выход переполнения счетчика 49 у тактовых импульсов соединен с вторым входом первого элемента И 53. 6Вход элемента НЕ 58 соединен с вторым входом блока, а выход - с первым входом пятого элемента И 57. Выход элемента И 57 соединен с вторым входом четвертого элемента И 56У второй вход элемента И 57 соединен с инверсным выходом второго триггера 51. Прямой выход и синхронизирующий вход триггера 51 соответственно соединены с третьим выходом 44 блока и с первым тактовым выходом62 генератора 48 тактовых импульсов,вход которого соединен с прямымвыходом первого триггера 50. Второйвыход генератора 48 тактовых импульсов соединен с четвертым выходом45 блока, третий выход генератора48 соединен с вторым выходом 23блока, третьим входом четвертогоэлемента И 56, вторым входом третьегр элемента И 55 и синхронизирующим входом третьего триггера 52.Второй управляющий вход триггера52 соединен с четвертым входом 33блока, Пятый выход 46 блока соединенс выходом третьего элемента И 55.Блок анализа состояния (фиг.3)содержит два мультиплексора 63 и 64четвертый блок бз памяти, триггер66 знака, регистр 67, п -1 элементов 68 сложения по модулю два, узел69 приоритета и шифратор 70. Выходи входы шифратора 70 соответственно соединены с первым выходом 71блока и с выходами узла 69 приоритета, входы которого соединены с выходами й -1 элементов 68 сложенияпо модулю два. Первые входы этихэлементов 68 соединены с разряднымивыходами регистра 67, а вторые -между собой и со знаковым разрядомрегистра 67.Управляющий вход регистра 67 соединен с пятым входом блока и с синхронизирующим входом триггера 66знака, а информационные входы регистра 67 - с выходами первого мультиплексора 63,Управляющий вход этого мультиглексора 63 соединен с первым входом 39 блока и с первым адресным входом четвертого блока 65 памяти, а первый, второй и третий информационные входы мультиплексора 63 соединены с вторым входом 41 блока и с первым входом 72 второго мультиплексора 64. Второй вход 73 и управляющий вход 74 последнего соответственно соединены с7 1180884 8третьим входом 42 блока и четвертымвходом блока, а выход второго мультиплексора 64 соединен с вторым .адресным входом четвертого блока 65 памяти. Выход этого .блока памяти соединенс информационным входом триггера 66знака, выход которого соединен свторым выходом 43 блока.Блок 29 анализа сходимости (фиг,4)содержит регистр 75, схему 76 сравнения и триггер 77 условия. Выход триггера 77 соединен с выходом 28 блока,а обнуляющий, синхронизирующий иинформационный входы соответственноосоединены с третьим входом блока, 15Ь= 1=с четвертым входом 78 блока и вы -ходом схемы 76 сравнения. Первый ито в устройстве формвторой входы этой схемы 76 сравненияции, определяемые прсоответственно соединены с вторымвходом 79 блока и выходом регистра 20величины 1/Я в ряд75, информационный и управляющий входы которого соответственно соединены к Г(,+ Кс первым входом 35 и пятым входом47 блока. Используя опПоследовательность работы предла коррекции, возмгаемого устройства состоит в задании ции с двойным нкода операций по входной управляющейпозволяет исполшине 38 и управляющему входу 21, ко- область изменендов данных по входной информационнойшине 24, сигнала запуска по запускающему входу 20 и съеме данных в видекодов с выходных информационных шин -25 - 27 после переполнения счетчика 49 тактовых импульсов блока 19управления,ируются корредставлениеми/1+р 6 исанный вьппе аложно вычислениачальным шагомьзовать болееия аргумента,ритмункто окую 35 роиства основываетсярекуррентных соотношеющих алгоритмы Волдера Работа усна следующих ях, олисыв 0 х у; саар 2 п г.11 2 п+ 50 55 метри кспон ормиру 5)эоррекю где 0 (1и - числа натуральногоряда, набор которых определяет последовательность выполняемых итераций. В общем случае для повьппениябыстродействия и обеспечения сходимости вычислений этот набор долженбыть разным. С этой целью в предложенное устройство введь.н блок 29анализа сходимости, который фет признак рассогласования (Киспользуемый для выполнения к тирующей итерации с индексом 1=Я. В связи с этим выполняемые в устройстве итерации подразделяются на основные и вспомогательные. Основные итерации выполняются всегда при вычислении каждой элементарной функции, а вспомогательные - только при формировании признака рассогласования.Так как при реализации рекуррентных соотнбшений (1) возникает деформация вектора, определяемая величи- ной Номера основных коррекций хранятся в третьем блоке 34 памяти, и в соответствующие итерации с его выхода выдается сигнал на управление коммутаторами 15 и 16. Управление третьим блоком 34 памяти осуществляется двумя группами входных адресных шин, первая из которых соединена с первым выходом 22 блока 19 управления, а вторая группа входных адресных шин соединена с набором триггеров 37, которые срабатывают по соответствующему условию. Для выработки этого условия и управления итерациями путем формирования знака ; служат соответственно блок 29 анализа сходи- мости и блок 40 анализа состояния. Код операции (КОП),поступающии по управляющей шине 38,управляет первым мультиплексором 63, а также использу-, ется для задания части адреса четвертого блока 65 памяти блока 40 анализа состояния, Одновременно с КОП н управляющий вход 21 поступает сигисоответствующий величине о, равной+1 или -1, и характеризующий тип,определяющий функции: тригоноческая или гиперболическая (эциальная). Этот сигнал поступает нпервый вход сумматора 17 по модул9 11808 два и на управляющие входы сумматоров 12 и 13, а также служит старшим разрядом адреса первого блока 18 памяти. КОП, поступая на мультиплексор 63,5управляет выбором выходов с сумматора первого 12, второго 13 илиседьмого 14 с целью анализа их выходных кодов. КОП, поступая также на четвертый блок 65 памяти, совместно сознаками операндов, поступающих потретьему входу 42 блока и по второмувходу 4 1 через мультиплексор 64, формирует стратегию выбора знака ; длязаданной функции, т.е обеспечивает15сходимость процессов вычислений вовсех квадрантах пространства допустимой области определения функций. Всеотношения для выбора знаков во всехквадрантах для каждой функции записываются заранее в четвертом блоке65 памяти. Сформированное значениезнака итерации записывается с триггера 66 знака. С прямогоплеча послед-25него значенияпоступает на второйвход сумматора 17 по модулю два, гдесовместно с управляющим сигналом(величиной о ) формирует соответствующее значение сигнала для управленияработой третьего 8 и четвертого 9с аторов. Сформированное значениеуправляет также выбором операцийпятого 11, шестого 10 и седьмого11 сумматоров,35Поступившее значение кода операнда на второй вход 41 блока 29 анализа сходимости через мультиплексор 63 записывается в регистр 67. Формирование порядка числа, записанного в ре гистре 67, осуществляется с помощью и - 1 элементов 68 сложения по моду- лю два, узла 69 приоритета и шифратора 70. С последнего через первый вы/ход 71 блока сформированное значение 45 порядка числа поступает на схему 76 сравнения блока 29 анализа сходи- мости, где сравнивается с текущим значением номера итерации. Если текущий номер итерации меньше поряд ка числа, то вырабатывается признак рассогласования, т.е. условия необхот димости повторения итерации. Сигнал призыака рассогласования снимается с триггера 77 и подается через 55 выход 28 блока на третий вход 30 блока 19 управления и на стробирующий вход 31 второго блока 32 памяти,84 10Последовательность работы блока 19 управления заключается в следующем (фиг.5), На подготовительном этапе по управляющей шине 38 и управляющему входу 21 задается КОП н величинаравная + 1 или -1, что соответствует "1" или "0" в зависимости от вида вычисляемой функции, а затем по запускающему входу 20-импульс, по которому происходит обнуление триггеров 50 и 51 и счетчика 49 тактовых импульсов, и установка триггера 50 в состояние.:"1". Последний разрешает генератору 48 тактовых импульсов формирование серии импульсов прямых, инверсных и задержанных на некотороель относительно прямых, обусловливая функционирование устройства. По переднему фронту первого импульса (23) происходит запись в регистры 1 в , 3 исходной информации о данных1, 2 2,Т, поступающих по входной информационной шине 24 устройстваПо этому же импульсу происходит запись в триггер 66 знака величины ; (66), считанной с четвертого блока 65 памяти.Формирование разрешения на прохождение тактирующим импульсов (23) на счетчик 49 тактовых импульсов обуславливается наличием на втором входе четвертого элемента И 56 логической "1.", снимаемой с пятого элемента И .57. Если величина о = +1 (гиперболическая функция), т.е. соответствующий ей сигнал "1" поступает на управляющий вход 21, то на выходе элемента И 57 будет логическая "1", что дает разрешение на запись в счетчик 49 тактовых импульсов тактовых импульсов (23), а по переднему фронту первого инверсного импульса (62) формируется строб (44) на начало процесса вычисления, что характеризует второй этап работы блока управления.Если ц =-1 т.е. ей соответствует сигнал -"0", то вычисления в устройст- ве начинают также как и при и=+1 с . той разницей, что в: счетчик 49 тактовых импульсов первый импульс записан не будет (22), и произведенная итерация соответствует нулевому шагу. В случае появления признака рассогласования (29) и наличия сигнала (33) с второго блока 32 памяти триггер.52 устанавливается в ф 1" и сигналом "0" со своего инверсного пле ча запрещает прохождение тактовогоимпульса на счетчик импульсов. Приэтом формируется стробирующий сигнал(46), который поступает на дешифратор 36. В зависимости от того, прикаком номере итерации произошлорассогласование и появление сигнала(33), на выходе дешифратора формируется соответствующий сигнал (36),который обуславливает срабатываниесоответствующего триггера (37) изнабора триггеров 37. При этом изменяется адресация третьего блока34 памяти и, соответственно, последующие номера корректирующих итераций. Описанным выше методом харакйО 84 12теризуется третий этап работы блока управления - этап дополнительныхитераций. Возврат к второмуэтапу работы блока управления происходит при исчезновении либо сигналапризнака рассогласования (29), либоисчезновении сигнала (33), снимаемого со второго блока памяти 32,в котором хранятся номера дополни О тельных итераций.При появлении сигнала переполнения (49), снимаемого с счетчика 49импульсов, вычислительный процессзаканчивается и элементы блока15 управления устнавливаются в исходное начальное положение,