Устройство для решения краевых задач

СОЗ СОВЕТСНИсоцИАлистичксних ПУБЛ 4 (51) Л 1/00 ОПИСАНИЕ ИЗОБРЕТЕНИЯ СВИДЕТЕЛЬСТВ В ТОРСИ(21) 3649973/ (22) 05. 10.83 (46) 07,04.85 (72) Я,Ф.Блей Я.Ю.Шлихте и (71) Рижский ного Знамени 4-24 Ф 13 3 виргздиньш,Бюл, ер, Ф. Э,Э.Ро ордена политех Трудового Краснический инстиУСТРОЙСТВО ДЛЯ РЕШЕНИЯ Ч, содержащее два блока частного решения, кажпс содержит кодоуправку, коммутатор, блок шифратор и дешифратор, го подключен к первым(54) (57) 1.КРАЕВЫХ ЗАДАформированиядый.из которляемую К-сетэлементов Ивыход. которо и блока элемго соединенкодоуправляем вх ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(56) 1. Авторское свидетельство СССР В 661566, кл. С 06 С 7/46, 1976. 2. Авторское свидетельство СССРВ 918951, кл. С 06 Р 15/328, 1980(прототип). входам коммутатора ентов И, выход которо сразрядными входами ойК-сетки, группа центральных узловкоторой подключена к второму входукоммутатора, блок управления, состоящий из генератора тактовых импульсов, коммутатора условий перехода,регистра команд, коммутатора команд,счетчика, блока памяти программыи регистра.микрокоманд, блок ариф"метических вычислений, первый выходкоторого подключен к вторым входамблоков.элементов И обоих блоковформирования частного решения, пер,вый и второй аналого-цифровые преобразователи, информационные входыкоторых соединены с выходами коммутаторов соответственно первого и второго блоков формирования частного решения, первый шифратор кода адреса, выход которого подключен к входам дешифраторов обоих блоков формирования частного решения, второй шифратор кода адреса, выход которого соеднен с входами шифраторов обоих блоков формирования частного решения, первый регистр кода адреса, выход которого подключен к первым входам первого и второго шифраторов кода адреса, второй регистр кода адреса, выход которого соедин нен с вторыми входами шифраторов кода адреса и с управляющим входом коммутатора конфигураций, первая группа выходов которого подключена к первой группе граничных узлов кодоуправляемой В-сетки первого блока формирования частного решения, вторая группа граничных узлов которой соединена с первой группой информационных входов коммутатора конфигураций, вторая группа выходов котс- рого подключена к первой группе граничных узлов кодоуправляемой К-сетки второго блока формирования частного решения, вторая группа граничных узлов которой соединена с второй группой информационных входов коммутато-ра конфигураций, вход ввода данных устройства подключен к информационным входам первого и второго регистров кода адреса и регистра команд, выход которого соединен с первым информационным входом коммутатора команд, выход которого подключен к счетномуоду счетчика й к входу блока памяти программы, группа выходов которого1149286 едактор В.Данко Тираж 710И Государственного комитета СССделам изобретений и открытийсква, Ж, Раувская наб., д, 4/ каз 1901/3 одписно НИИП 13031149286 соединена с группой входов регистра микрокоманд, первый выход которого подключен к второму информационному входу коммутатора команд, управляющий вход которого соединен с выходом коммутатора условий перехода, управляющий вход которого подключен к второму выходу регистра микрокоманд, третий выход. которого соединен с управляющим входом регистра команд, выход генератора тактовых импульсов подключен к стробирующим входам регистра команд, счетчика и регистра микрокоманд, четвертый выход которого соединен с управляющим входом счетчика, выход которого соединен со стробирующим входом коммутатора команд, пятый выход регистра микрокоманд подключен к стробирующим входам первого и второго регистров кода адреса, первого и второго аналого-цифровых преобразователей и блоков элементов И обоих бпоков Формирования частного решения, вход запуска устройства соединен с первым информационным входом коммутатора условий перехода, о т л и ч а ющ е е с я тем, что, с целью повышенияибыстродействия, в него введены два блока памяти, триггер, мультиплексор, блок регистрации, а в каждый блок формирования частного решения введен элемент ИЛИ, выход которого соединен с вторым входом дешифратора, пятый выход регистра микрокоманд подключен к первому входу блока арифметических вычислений, к стробирующим входам первого и второго блоков памяти и к установочному входу триггера, .выход которого соединен с первыми входами элементов ИЛИ и с первыми управляющими входами первого и второго блоков памяти, вторые управляющие входы которых подключены к выходам соответственно первого и второго шифраторов кода адреса, второй выход блока арифметических вычислений соединен с вторым информационнымИзобретение относится к аналого, цифровой вычислительной технике и может быть применено для решения краевых задач теории поля, описываемых дифференциальными уравнениями входом коммутатора условий перехода,и с входами разрешения съема информации аналого-цифровых преобразователей и блоков памяти, третий выходблока арифметических вычислений подключен к информационному входу блокарегистрации, управляющий вход которого соединен с шестым выходом регистра микрокоманд, выходы первогои второго блоков памяти подключенысоответственно к первому и второмуинформационным входам мультиплексора, выход которого соединен с вторым входом блока арифметическихвычислений, третий вход которогоподключен к информационному входувторого регистра кода адреса, выходвторого шифратора кода адреса соединен с управляющим входом мультиплексора 2; Устройство по п,1, о т л и - ч а ю щ е е с я тем, что блок ариф. - метических вычислений содержит два сумматора, элемент памяти, узел умножения, схему сравнения и элемент И, выход которого является первым выходом блока, первый вход которого соединен со стробирующими входами сумматоров, элемента памяти, узла умножения и схемы сравнения, выход которой соединен с первым входом элемента И и является вторым выходом блока, третий выход .которого подключен к первому входу первого сумматора, к выходу элемента памяти и к первому входу узла умножения, выход которого соединен с первым входом второго сумматора, выход которого подключен к второму входу элемента И и к первому входу схемы сравнения, второй вход блока соединен с вторым входом первого сумматора, третий вход блока подключен к вторым входам элемента памяти, узла умножения, второгосумматора и схемы сравнения. 2в частных производных, методомдискретного моделирования.Известно устройство для решениянелинейных краевых задач, содержащее,блок управления и сопряжения, под3 11 ч 92ключенный к цифровому блоку и через аналого-цифровой преобразователь соединенный с блоком коммутатора, и сеточные блоки, каждый изкоторых содержит кодоуправляемыйблок задания напряжений и токов,выход которого подключен к сетке проводимостей, связанной через блок релейного коммутатора с буферным усилителем-повторителем, соединенным с 10блоком коммутатора, подключенного кблоку упоавления и сопряжения и связанного с селекторами, блоком коммутации областей произвольной конфигурации и с блоком занесения информации, соединенным с кодоуправляемымблоком задания напряжений и токовспервым селектором и через блок управления с сеткой проводимости, подключенной к блоку коммутации областей 2 Опроизвольной конфигурации, селекторы соединены между собой и подключены к блоку. коммутации областей производной конфигурации,В этом устройстве повышена точ-. дность решения уравнений за счет возможности образования необходимойконфигурации решающей сетки Я .Однако, это устройство обладаетнизким быстродействием.Наиболее близким техническим решением к изобретению является вычислительное устройство для решения нелинейных краевых задач, содержащеедва блока формирования частотногорешения, включающие каждый кодоуправ 35ляемую К-сетку, коммутатор, блокэлементов И, шифратор и дешифратор.выход которого подключен к первымвходам коммутатора и блока элементов40И, выход которого соединен с разрядными входами кодоуправляемой К-сетки,группа центральных узлов которой подключена к второму входу коммутатора,подключенного к аналого-цифровому45преобразователю ик шифратору и соединенного с шифратором .кода адреса, срегистром кода адреса и регистромконфигурации, связаннич с коммутатором конфигураций, соединенным с кодоуправляемыми.К-сетками, аналого-цнф 50ровой преобразователь, цифровая вычислительная машина, регистр кодаадреса и регистр хода конФигурации: Йэзестное устройство позволяетпараллельно с занесением информацииэ регистр конфигурации управлять ком 8 б 4мутатором конфигураций и обеспечивает аппаратурную реализацию преобразования адресов, что повышает егобыстродействие 2 .Однако известное устройство обладает низким быстродействием при съеме информации с кодоуправляемых К-сеток, что вызывает расход энергии и нагрев аппаратуры устройства, вызывающий уход ее параметров в процессе съема решения, Это снижает точность решения задачи и требует цополнительных затрат машинного времени. Кроме, того, в известном уст"г ройстве неравномерно загружена аппаратура устройства.Целью изобретения является повышение быстродействия устройства,Поставленная цель достигается тем, что в устройство, содержащее два блока формирования частного решения, каждый иэ которых содержит кодоуправляемую-сетку, коммутатор, блок элементов И, шифратор и дешифратор, выход которого подключен к первым входам коммутатора и блока элементов И, выход которого соединен с разрядными входами кодоуправляемой 8 -сетки, группа центральных узлов которой подключена к второму входу коммутатора, блок управления, состоящий иэ генератора тактовых импульсов, коммутатора условий перехода, регистра команд, коммутатора команд, счетчикаблока памяти программы и регистра микрокоманд, блок арифметических вычислений, первый выход которого подключен к вторым входам блоков элементов И обоих блоков формирования частного решения, первый и второй аналогоцифровые преобразователи, информационные входы которых соединены с выходами коммутаторов соответственно первого и второго блоков формирования частного решения, первый шиФратор хода адреса, выход которого подключен к входам дешифраторовобоих блоков формирования частного решения, второй шифратор кода адреса, выход которого соединен с входа ми шифраторов обоих блоков формирования частного решения, первый регистр кода адреса, выход которого подключен к первым входам первого и второго шифраторов кода адреса, второй регистр кода адреса, выход которого соединен с вторыми входами.шифраторов кода адреса и с управляющим входом коммутатора конфигураций,первая группа выходов которого подключена к первой группе граничныхузлов кодоуправляемой К-сетки первого блока формирования частного решения, вторая группа граничных узловкоторой соединена с первой группойинформационных входов коммутатораконфигураций, вторая группа выходов 10которого подключена к первой группеграничных узлов кодоуправляемойК-сетки второго блока формированиячастного решения, вторая группа граничных узлов которой соединена с 5второй группой информационных входовкоммутатора конфигураций, вход вводаданных устройства подключен к информационным входам первого и второгорегистров кода адреса и регистра 20команд, выход которого соединен спервым информационным входом коммутатора команд, выход которого подключен к счетному входу счетчика и квходу блока памяти программы, группа 25выходов которого соединена с группойвходов регистра микрокоманд, первыйвыход которого подключен к второмуинформационному входу коммутаторакоманд, управляющий вход которого 30соединен с выходом коммутатора условий перехода, управляющий вход которого подключен к второму выходу регистра микрокоманд, третий выход которого соединен с управляющим входом Зрегистра команд, выход генераторатактовых импульсов подключен к стробирующим входам регистра команд,счетчика и регистра микрокоманд, чет-,вертый выход которого соединен с 40управляющим входом счетчика, выходкоторого соединен со стробирующимвходом коммутатора команд, пятыйвыход регистра мнкрокоманд подключен к стробирующим входам первого и 45второго регистров кода адреса, первого и второго аналого-цифровых преобразователей и блоков элементов И обоих блоков Формирования частного решения, вход запуска устройства соединен 50с первым информационным входом коммутатора условий перехода, введеныдва блока памяти, триггер, мультиплексор, блок регистрации, а в каждый блок формирования частного решения введем элемент ИЛИ, выход которого соединен с вторым входом дешифратора, пятый выход регистра микрокоманд подключен к первому входублока арифметических вычислений, кстробирующим входам первого и второго блоков памяти.и к установочномувходу триггера, выход которого соединен с первыми входами элементов ИЛИи с первыми управляющими входамипервого и второго блоков памяти, вторые управляющие входы которых подключены к выходам соответственнопервого и второго шифраторов кодаадреса, второй выход блока арифметических вычислений соединен с вторыминформационным входом коммутатораусловий перехода и с входами разрешения съема информации аналого-цифровых преобразователей и блоков памяти,третий выход блока арифметических ввычислений подключен к информационному входу блока регистрации, управляющий вход которого соединен сшестым выходом регистра микрокоманд,выходы первого и второго блоков памяти подключены соответственно кпервому и второму информационнымвходам мультиплексора, выход которого соединен с вторым входом блокаарифметических вычислений, третийвход которого подключен к информационному входу второго регистра кодаадреса, выход второго шифратора кода адреса соединен с управляющимвходом мультиплексора,Кроме того, блок арифметических вычислений содержит два сумматора, элемент памяти, узел умножения, схему сравнения и элемент И, выход которого является первым выходом блока, первый вход которого соединен со стробирующими входами сумматоров, элемента памяти, узла умножения и схемы сравнения, выход которой соединен с первым входом элемента И и является вторым выходом блока, третий выход которого подключен к первому входу первого сумматора, к выходу элемента памяти ик перво" му входу узла умножения, выход которого соединен с первым входом второго сумматора, выход которого подключен к второму входу элемента И и к первому входу схемы сравнения, второй вход блока соединен с вторым входом первого сумматора, третий вход блока подключен к вторым входам элемента памяти, узла умножения, второго сумматора и схемы сравненияУстройство для решения краевыхзадач работает по блок-схеме алгорит-З 5ма, представленной на фиг. 4, гдепринятые следующие обозначения:ЛБ 19 - пуск блока 19 управления,УКОНФ,Т. - запись кода конфигурации в регистр 15 н установка триггера 22 внуль,М- й - запись адресов в регистр 13 кода адресаот начального до конечного адреса,д - подтверждение записиданных в блок 18 арифметических вычислений,КЗД - конец записи данных вК-сетке 2,- установка триггера 22в "единицу",ВР - выдача результата решения задачи из блока 18арифметических вычисленийУТ 1 На фиг. 1 изображена блок-схемапредлагаемого устройства," нафиг. 2 - блок-схема блока управления, на фиг. 3 - блок-схема блокаарифметических вычислений; на 5фиг. 4 - блок-схема алгоритма рабо-.ты устройства.Устройство содержит блоки 1 формирования частного решения, каждыйиэ которых содержит кодоуправляемую К-сетку 2, коммутатор 3, блокэлементов И 4, шифратор 5, элементИЛИ 6 и дешифратор 7, Кроме того,устройство содержит аналого-цифровые преобразователи 8 и 9, блоки10 и 1 1 памяти, шифратор 12 кодаадреса, регистр 13 кода адреса,шифратор 14 кода адреса, регистр15 кода адреса, коммутатор 16 конфигураций, вход 17 ввода данных, Ыблок 18 арифметических вычислений,блок 19 управления, блок 20 регистрации, мультиплексор 21, триггер22. Кроме того, блок 18 арифметических вычислений содержит сумматоры23 и 24, элемент 25 памяти, узел26 умножения, схему 27 сравнения,элемент И 28". Блок 19 управления содержит регистр 29 микрокоманд, блок30 памяти программы, коммутатор 31 30команд, счетчик 32, регистр 33 команд, генератор 34 тактовых импульсов и коммутатор 35 условий перехода.УКОП ПКПС- установка кода операциив регистр 29 микрокоманд,ВА УП - выборка адреса,ЗД запись кодовых эквивалентов,АР - аналоговое решение сис.темы разностных уравнений,- переход к программесъема результата решения Р,АЦП - аналого-цифровые преобразователи 8 и 9,КП - конец преобразования,РСП разрешение считыванияс блока 10 (11),считывание результатамоделирования с блока10(11) памяти,ЗС запуск первого суммато-.Ра 23, Формированиенового решения.1Блок 19 управления организуетработу всех блоков аналоговой вычислительной машины по записанной в егопамяти программе. Данные и командыв машину поступают по входной шине17 данных последовательно байт забайтом, которые синхронизируютсясигналом запуска, поступающим навход квитирования блока 13 управления. Для выполнения любой операциив регистр 33 команд с входной шины17 данных записывают код команды,который используется блоком 19управления в качестве адреса перехода к соответствующей микропрограмме,путем передачи его в блок 30 памятипрограммы. По этому адресу из блока30 выбирают микрокоманду и засылаютее в регистр 29 микрокоманд. Из регистра 29 микрокоманд с первоговыхода адрес перехода поступает навторой вход коммутатора 31 команд,с второго выхода адрес выбора источника следующего адреса микроманды -на первый вход коммутатора 35 условий, с третьего выхода сигнал управления - на второй вход счетчика 32,с группы выходов сигналы управленияпо программе - на входы управлениясоответствующих блоков устройства.На пятом выходе регистра 29 микрокоманд вырабатывается сигнал квитирования записи информации, свидетельствующий о том, что команда илиданные приняты в блоке 19 управле 1149286 105 1 О ния. Соответствующее кодированиеблока 30 позволяет микропрограммнореализовать выполнение всех функций .машины путем последовательнойпроверки условий ветвления микропрограмм, поступающих на вход коммутатора 35, и выборки поля управляющих сигналов в регистре 29 микрокоманд,Первой выполняется команда установки конфигурации, решающего полясеточной модели. По этой командеиз регистра 29 микрокоманд на входуправления регистра 15 кода конфигураций поступает сигнал разрешениязаписи, и с входной шины 17 данныхкод конфигурации записывают в регистр 15 кода конфигураций, с выходакоторого код конфигурации поступает на вторые входы шифратора 12кода адреса и шифратора 14 кода,а также на вход коммутатора 16 конфигураций. По этому коду коммутатор 16 конфигураций соединяет граничные выводы 0 -сеток 2 блоков 1,По этой же команде устанавливаюттриггер 22 в режим ввода данных всеточную модель. Следующей попрограмме выполняют операцию вводаисходных данных для решения системы разностных уравнений А=Ь. Свходной шины 17 данных в элемент 25памяти последовательно байт за байтом записывают вектор сеточнойфункциив первом приближении.Вектор правых частейзаписываютво второй сумматор 24, а квадратную матрицу А - в узел 26 умножения Ввод исходных данных осуществляется квитированием сигналов Пуск" и "Готов к приему" на втором входе и первом выходе блока 19, а занесение информации в элемент 25 памяти, в узел 26 умножения и во второй сумматор 24 происходит но сигналам управления с группы выходов блока 19 Ввод исходных данных решаемой задачи прекращается с появлением на втором входе коммутатора 35 условий сигнала "Конец приема данных". По этому сигналу блок 19 переходит к выполнению операции умножения А за в узле 26 умножения, на первый вход которого поступает , а по второму входу записана квадратная матрица А. Результат умножения поступает на первый вход второго сумматора 24, где суммируется с вектором ь . На вы 15 20 25 30 35 40 45 И 55 ходе второго сумматора 24 формируется вектор невяэки г = Ь - Аупоступающий на первые входы схемы 27сравнения и элементы И 28. По сигналу блока 19 на выходе схемы 27 сравнения формируется результат сравнения гЕ (6 - постоянная, характеризующая желаемую точность решения),поступающий на второй вход элементаИ 28 и на третий вход коммутатора35 условий. Если го Е, то результат решения у с выхода устройства памяти выводится на блок 20 регистрации. Если огЯпроисходит переход к программе занесения г и А в К-сетки 2 реошающих блоков 1. С входной шины 17 данных по сигналу управления из регистра микрокоманд в регистр 13 кода адреса записывают код адреса блокав К-сетки 2, к которой предполагается обращение последующими командами. Записанные коды с выхода регистра 13 кода адреса поступают на первые входы шифратора 14 кода адреса и шифратора 12 кода адреса узлового процессора, где в соответствии с кодом конфигурации, действующим на вторых входах, их преобразуют из представления в координатах базовых областей конфигурации в коды физического адреса блока 1, Код физического адреса блока 1 поступает с выхода шифратора 14 кода адреса на входы шиФратора 5, а код адреса К-сетки 2 с выхода шиФратора 12 кода адреса узлового процессора - на первые входа дешифраторов 7, С выхода шифратора 5 выбранного блока 1 разрешающий сигнал через элемент ИЛИ 6 поступает на второй вход дешифратора 7.Дешифрованный адрес с выхода дешифратора 7 поступает на первые входы коммутатора 3 и блок элементов И 4. На второй вход блока элементов И 4 с первого выхода блока арифметических вычислений последовательно поступают коды данных и с выхода блока элементов И 4 по сигналу управления записываются в К-сетку 2, где формируется частное решение. Затем содержимое регистра 13 увеличивают на "единицу", и указанный процесс циклически повторяют, В узлах 11 -сет,ки 2 блоков 1 формируется решение О как результат умножения вводимо.ого тока 1 на. значения, обратные величинам установленных проводимостей сеточной модели, на которой фор- ра 14 кода адреса выбирают адресмируется окончательное решение зада-, ячейки памяти блока 10 памяти и1чи У =.: 11, и устройство переходит управляют мультиплексором 2 1в режим съема решения. По сигналу Выбранная ячейка памяти черезуправления с выхода регистра 29 мик мультиплексор 21 подключается к второкоманд триггер 22 переводят в ре- рому входу первого сумматора 23 бложим съема решения. С выхода тригге- ка 18 арифметических вычислений. Вра 22 сигнал управления поступает первом сумматоре 23 содержимое выбранчерез элемент ИЛИ на второй вход де- ной ячейки складывают с решением,шифраторов 7 всех блоков 1 и на 10 хранимым в элементе 25 памяти. Ретретьи входы блоков 1 О и 11 памя- зультат суммирования записывают вти, подготавливая их для приема элемент 42 памяти. С второго выходарезультата решения. В регистр 13 ад- блока 10 памяти на третий вход комреса записывают начальный адрес, мутатора 35 условий поступает сигналпоступающий на первый вход шифрато подтверждения выборки, блок 19 управ.ра .12 кода адреса, выходной код кото- ляет регистром:. 13 кода адреса коЭрого поступает на дешифраторы 7 всех торый задает адрес очередной ячейкиб локов 1 и на вторые входы блоков памяти, и процесс происходит по опи 10 и 11 памяти. санному алгоритму до полного опросаПо сигналу с выходов дешифрато блоков 10 и 11 памяти. В элементеров 7 во всех блоках 1 коммутаторы 25 памяти в результате формируется3 подключают выбранный узел к соот- новое приближенное решение " =. Р+Хветствующему аналого-цифровому пре- Затем блок 19 приступает к программеобразователю 8 или 9. По сигналу проверки точности полученного решенияуправления с выхода регистра 29 мик-. 25 по описанному выше алгоритму Вгоритму. узлерокоманд запускают аналого-цифровые 26 умножения выполняют онерацню АХпреобразователи 8 и 9, и блок 13 Затем во втором сумматоре 24 выполняуправления ожидает сигнал Конецп е бр о разования . По этому сигналу на сравнения получают результат гЕ,1"1"вход управления блоков 10 и 11 с 5 р Если г с , то результат нового ревыхода регистра 29 микрокоманд посту. щенияс выхода элемента 25 памятипает сигнал записи выходного кода поступает на вход блока 20 регистрааналого-цифровых преобразователей ции. Если г Я машина не ев ячейки памяти блоков 10 и 11 па- программе ввода в сетв сеточную модельмяти, после чего содержимое регист- - нового вектора невязк г,35 в зки , и процессра 13 кода адреса увеличивает на происходит по описанному алгорит11тных проводи единицу", и коммутаторы 3 во всех кроме настройки координатных пблоках 1 подключают очередные узлы мастей сеточной модели.к аналого-цифровым преобразователям8 и 9, Рассмотренный процесс цикли Предлагаемая аналоая аналоговая вычислически повторяется до полного опроса тельная машина об са о еспечивает скороствсех узлов сеточной модели. По окон- ной съем информации бмацки при лю ом количании выполнения программы съема честве решающих блок 1щих локов при исполь-.решения с сеточной модели в блоках зовании аналого- ифаналого-цифровых преобразова 10 и 11 памяти оказывается записан 45 телей и коммута любоокоммутаторов любого быстро-.вектор поправки Р , и блок 18 ариф- действия эа счэа счет параллельного съемаметических вычислений по сигналу информации с решающ брешающих локов, Опера-.управления с выхода регистра 29 мик- тивная разгрузка сет йзка сеточно моделиропрограмм переходит к выполнению позволяет использоваов ть ее для послепрограммы вычисления нового решения 5 О дующих циклов моделимоделирования и нахож 11 ф + рф. Для этого триггер 22 по дения промежуточных решений. Кромесигналу управления из блока 19 уста- того, питание сеточной модели можнонавливают в режим считывания данных включать только на время .мя опроса, чтоиз блоков 10 и 11,памяти. Как и при снижает потребляемую мощностьость, умень.занесении данных в сеточную модель 55 шает нагрев проводимостей сеточнойс помощью регистра 13 кода адреса, модели н повышает точность реаенияшифратора 12 кода адреса и шифрато- ,задачи, 14928 б