Вычислительное устройство

) 8 12П, Качков,релкова детельство, СС 7/52, 1979.и др. Иикроные структуры тических и ло., "Наука" с видет ел ьст во С С06 Г 7/38, 1974 М 4965 .(прото И анализатора, первые элементов И и ИЛИ с рым входом анализат ды вторых элементовнены с третьим вход входы вторых единены с втора, вторые вхо- И и ИЛИ соеди- м анализатора,СУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ БТОРСНОМУ СВИДЕТЕПЬСТ(54) (57) ВЫЧИСЛИТЕЛЪНОЕ УСТРОЙСТВО,содержащее два регистра, два дешифра.тора первой ступени, дешифратор второй ступени, два блока элементов ИЛшифратор результата, анализатор нулевых значений операндов, причем выходы первого и второго регистров сое.динены соответственно с первыми входами первого и второго дешифраторовпервой ступени, выходы которых сое;.динены соответственно с первым и вторым входами дешифратора второй ступени, выход которого соединен с входами блоков элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами шифратора результата, третий вход которого соединен с шиной задания режима работыустройства, выходы, первого и второгорегистров соединены соответственнос первым и вторым входами анализатора нулевых значений операндов, первый и второй выходы которого являются соответственно выходами нулевых результатов умножения и сложения уст ройства, третий выход анализатора нулевых значений операндов соединен с четвертым входом шифратора результата, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем выполнения суммирования двух десятичных цифр и цифры входного переноса, оно содержит анализатор входного переноса, причем выходы первого и второго ре. гистров подключены соответственно к первому и второму входам анализатора входного переноса, третий вход которого соединен с шиной входного переноса устройства и третьим входом анализатора нулевых значений операндов, первый и второй выходы анализаторов входного переноса соединены со Сответственно с вторыми входами первого и второго дешифраторов первой ступени, третий выход анализатора входного переноса соединен с пя. тым входом шифратора результата, Ьаай2, Устройство по и. 1, о т л и- Сю ч а ю щ е е с я тем, что анализа- СР. тор входного переноса содержит два . 00 элемента И, два элемента ИЛИ, при- ф чем первые входы первых элементов фф И и ИЛИ соединены с первым входом рам анапизатора, вторые входы первых эле. ментов И и ИЛИ соединены с выходом второго .элемента И, выходы первых элементов И и ИЛИ являются соответственно третьим и первым выходами1008731 ж Проектна город ВНИИПИ Заказ 2339/5 филиал ППП "Патент",/ Подписно1008731 яет ся выход второго элемента ИЛИ явлвторым выходом анализатора. 3, Устройство по и. 1, о т л и ч а ю щ е е с я тем, что анализатор нулевых значений операндов содержит одиннадцать элементов И и элемент ИЛИ, причем первый вход анализатора соединен с входами с первого по четвертый первого элемента И, второй вход анализатора соединен с входами второго элемента И с первого по четвертый, первый вход анализатора соединен с первыми входами элементов И с третьего по шестой, вторые входы которых подключены к выходу второго элемента И, второй вход анализатора соединен с первыми входами элементов И с седьмого по десятый,. вторые входы которых соединены с выходом первого элемента И, выходы первого . и второго элементов И соединены с входами элемента ИЛИ и одиннадцатого элемента И, третий вход анализатора соединен с пятыми входами первого и второго элементов И, выходы элемента ИЛИ и одиннадцатого элемента И являются соответственно первым и вторым выходами анализатора,выходы элементов И с третьего по де 1Изобретение относится к вычислительной технике и может быть использованоо при пост роени и де сяти чных ари ф.метических. устройств,Известно устройство для умножения 5десятичных цифр, содержащее регистрмножителя, блок формирования множимого, блок управления, дополнительныйрегистр, информационные входы которого соединены с информационными выходами младших тетрад блока формирования множимого, информационные входы старших тетрад которого подключе"ны к выходам дополнительного регистра, к управляющему входу которогоподключен. пятый выход блока управления 1 Д,Недостатками известного устройстваявляются низкое быстродействие и малые функциональные возможности, обес Ыпечивающие выполнение только операции умножения. сятый являются третьим выходом анализатора. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что шифратор результата содержит тринадцать элементов ИЛИ, восемь элементов И, элемент НЕ, причем выходы элементов И с первого по восьмой являются выходом шифратора, а их первые входы соединены соответственно с выходами элементов ИЛИ с первого по восьмой, первые входы которых соединены с первым входом шифратора вторые входы элементов И с первого по третий соединены с первыми входами элементов ИЛИ с девятого по тринадцатый, входом элемента НЕ и третьим входом шифратора, вторые входы элементов И с четвертого по восьмой соединены соответственно с выходами элементов ИЛИ с девятого по тринадцатый, вторыевходы которых соединены с вторымвходом шифратора, третьи входы элементов ИЛИ с десятого по тринадцатый соединены с четвертым входом шифратора, пятый вход которого соединенс четвертым входом тринадцатого элемента ИЛИ, вторые входы элементов ИЛИс четвертого по восьмой соединены свыходом элемента НЕ. Известны также матричные устройства для умножения и сложения десятичных цифркаждое из которых содержит два дешифратора, матрицу элементов И и шифратор, причем входы дешифраторов подключены к соответствующим входам устройств, выходы шифраторов являются выходами устройств 21 .Недостатками этих устройст в я вляется большие аппаратурные затраты, значительную часть которых составляют матрицы элементов И, а также узкая специализированность (выполнение либо только сложения, либо только умножения).Наиболее близким к предлагаемому по технической сущности является матричное вычислительное устройство, содержащее два регистра, два дешифратора, матрицу элементов И, два блока элементов ИЛИ, блока расстановки операндов, блок равенства операндов,8731 4но выходами нулевых результатов умножения и сложения устройства, третий выход анализатора нулевых значе" ний операндов соединен с четвертым входом шифратора результата, выход которого является выходом устройства,. содержит анализатор входного пере" носа, причем выходы первого и второго регистров подключены соответствен. но к первому и второму входам анализатора входного переноса, третий вход которого соединен с шиной входного переноса устрой ст ва и трет ьи м входом анализатора .нулевых значений операндов, первый и второй выходы анализатора входного переноса соединены соответственно с вторыми входами первого и второго дешифраторов первой ступени, третий выход анализатора входного переноса соединен с . пятым входом шифратора результата.Поставленная цель достигаетсятакже тем, что анализатор входного переноса содержит два элемента И, два элемента ИЛИ, причем первые входы первых элементов И и ИЛИ соединены с первым входом анализатора вторые входы первых элементов И и ИЛИ соединены с выходом второго элемента И, выходы первых элементов И и ИЛИ являются соответственно третьим и первым выходами. анализатора, первые входы вторых элементов И и ИЛИ сое"динены с вторым входом анализатрра, вторые входы вторых элементов И и ИЛИ соединены с третьим входом анализатора, выход второго элемента ИЛИ является вторым выходом анализатора.Кроме того, поставленная цель достигается тем, что анализатор нулевых значений операндов содержит одиннадцать элементов И и элемент ИЛИ, причем первый вход анализатора соединен с входами с первого по четвертый первого элемента И, второй вход анализатора соединен с входами второго элемента И с первого по четвертый, первый вход анализатора соединен с первыми входами элементов И с тре" тьего по шестой, вторые входы которых подключены к выходу второго зле" мента И, второй вход анализатора соединен с первыми входами элементов И с седьмого по десятый, вторые вхо- ф ды которых соединены с выходом первого элемента И, выходы первого и второго элементов И соединены с входа" ю элемента МЛИ и одиннадцатого элемента И, третий вход анализатора сое" 3 100два шифратора, причем выходы первогои второго ре ги стро в соединены соот ветственно с входами первого и Второго. дешифраторов, выходы которых соединены с соответствуюцими группами входовблока расстановки операндов и блокаравенства операндов, входы матрицыэлементов И подключены к соответствующим выходам блока расстановки операн.дов, а выходы - к соответствующим цпервым группам входов первого и второго блоков элементов ИЛИ, вторыегруппы входов которых. соединены с соответствующими выходами блока равенства операндов, а выходы перво,второго блоков элементов ;:;.ци"иены соответственно с вход.:".: пер.вого и второго шифраторов выходыкоторых являются первой и второйгруппой выходов устройствд. Данноеустройство позволяет выполнять операции сложения и умножения десятичных цифр 31,Недостатком данного устройства является выполнение в нем сложения двух ддесятичных цифр без учета цифры входного переноса, что ведет к существенному увеличению аппаратурных затратпри построении многоразрядных десятичных устройств на его основе.-,36Цель изобретения " расширение функциональных возможностей устройствапутем выполнения операции суммирования двух десятичных цифр и цифры входного переноса.Поставленная цель достигается35тем, что вычислительное устройство,содержащее два регистра, два дешифратора первой ступени, дешифратор второй ступени, два блока элементов ИЛИ,ф 4 Ошифратор результата, анализатор нулевых значений операндов, причем выхо.ды первого и второго регистров соединены соответственно с первыми .входа.ми первого и второго дешифраторов пер.вой ступени, выходы которого соедине 15ны соответственно с первым и вторымвходами дешифратора второй ступени,выход которого соединен с входами бло.ков элементов ИЛИ, выходы которыхсоединены соответственно с первым ивторым входами шифратора результата,третий вход которого соединен с ши"ной задания режима работы устройства,выходы первого и второго регистровсоединены соответственно с первым и ффвторым входами анализатора нулевыхзначений операндов, первый и второйвыходы которого являются соответственФ5 1 Одинен с пятыми входами первого ивторого элементов И; выходы элементаИЛИ и одиннадцатого элемента И являютт ся соот ветст вен но пер вым и вторым выходами анализатора, выходы элементов И с третьего по десятый являются третьим выходом анализатора,Помимо этого, поставленная цельдостигается тем, что шифратор результата содержит тринадцать элементовИЛИ, восемь элементов И, элемент НЕ,причем выходы элментов И с первогопо восьмой являются выходом шифратора, а их первые входы соединены со.ответственно с выходами элементовИЛИ с первого по восьмбй, первые входы которых соединены с первым входомшифратора, вторые входы элементов Ис первого по третий соединены с первыми входами элементов ИЛИ с девятого по тринадцатый, входом элементаНЕ и третьим входом шиФратора, вторые входы элементов И с четвертогопо восьмой соединены соответственнос выходами элементов ИЛИ с девятогопо тринадцатый, вторые входы которыхсоединены с вторым входом шифратора,третьи входы элементов ИЛИ с десятого по тринадцатый соединены с четвертым входом шифратора, пятый вход которого соединен с четвертым входомтринадцатого элемента ИЛИ, вторыевходы элементов ИЛИ с четвертогопо восьмой соединены с выходомэлемента НЕ,На фиг1 изображена структурнаясхема вычислительного устройства"на Фиг2 - функциональная схемаанализатора входного переноса, наафиг. 3 - функциональная схема анализатора нулевых значений операндов,. на фи г, 4 - Фун кциональная схема шифратора результата. 08731 6 5 10 15 го 25 30 35 40 Вычислительное устройство содержит первый и второй регистры 1 и 2, первый и второй дешифраторы 3 и 4 первой ступени, дешифратор 5 второй ступени, блок 6 элементов ИЛИ операции умножения, шину 7 входного переноса, анализатор 8 входного пере. носа, анализатор 9 нулевых значений операндов, блок 10 элементов ИЛИ операции сложения и шифратор 11 результата.Анализатор 8 входного переноса содержит первые элементы И и ИЛИ 12 и 13 и вторые элементы И и ИЛИ 14 и 15. Анализатор 9 нулевых значений операндов содержит элементы И с первого по шестой 16-21, элемент ИЛИ 22, а также элементы И с седьмого по одиннадцатый 23-27.Шифратор 11 результата содержит элементы ИЛИ с первого по тринадцатый 28-40, элемент НЕ 41 иэлемент И с первого по восьмой 42-49.- Четырехразрядные регистры 1 и 2 предназначены для хранения десятичных цифр. Блок 6 элементов ИЛИ операции умножения служит для уменьшения затрат оборудования на преобразование произведения, представленного в унитарном коде, в двоицно-десятичный код. Он содержит элементы ИЛИ, при помощи которых объединяются выходы дешифратора 5 второй ступени, порождающие одинаковые результаты умножения. Блок 10 элементов ИЛИ операции сложения служит для уменьшения затрат оборудования на преобразование суммы, представленной в унитарном коде, в двоично-десятичный код. Он содержит элементы ИЛИ, при помощи которых объединяются выходы элементов и дешифратора 5 второй ступени, порождающие одинаковые результаты сложения двух десятицных цифр.Блок 6 и 10 элементов ИЛИ представ. ляют собой первые ступени шифраторов цифр произведения и цифр суммы соответственно, второй ступенью которых являются элементы ИЛИ шифратора 11 результата, при помощи которых Формируются двоичные цифры результатов умножения и сложения и цифра переноса в следующий десятичный разряд. Анализатор 8 входного переноса предназначен для анализа младших двоичных цифр первой и второй десятичных тетрад при наличии и отсутствии входного переноса. Анализатор 9 нулевых значений операндов предназначен для проверки на равенство нулю операндов и выработки результата и соответствующих признаков при равенстве нулю одного или двух операндов. Шифратор 1 результата предназначен для формирования результата операции умножения или сложения в зависимости от состояния управляющей шины.Устройство работает следующим образом.1008731 8Х, Х, Х, Х 4 2 =Х 4 ч Х 8. Х- - .-1,редставляющие де- г=хв Х -- 1,уои чн ом коде посту.Е иничный сигнал с выхода элемента ИЛИ 13 поступает на вход младшегх регистрго разряда первого дешифратора 3х егистров 1 ипервой ступени, ас выхода элементавоичныегф 3 и 5 ьф ИЛИ 5 - на вход младшего разрядавторого дешифратора 1 первой ступени.ервый и второиром 8 входного переноса при условипо ши ях Х 4В четвертом режиме входной перенос Х =1, младшая двоичная цифраоса поступает циф-д9первои десятичной тетрады Х 4=1, млад.схема анализаторашая двоичная цифра второи десятиччной тетрады Х 8=1. Выходные сигналы,а работает в четыреализуемые айализатором 8 имеютвходной перенос щоследу ющи й ви д 2(=хч Х Х,=0; Исходные т ет рады,: и Х 5 Хб Х 7 Хв исяичные цифры в двпают соот вет ст вен ного и второго входнь2, с выходов которыцифры операндов ХХ поступают соотвепервого и второго дпервой ступени, а млцифры обеих тетрадсоответственно на ивходы анализатора 8носа, на третий вхоне 7 входного перенра входного переноКомбинационная8 входного переносрех режимах.В первом режимеХ=0, В этом случае анализатор входного переноса вырабатывает следующие сигналы; 2,:Х,Х Хц=о;г =ххв х,=х;2 =Х рх=хв.С выхода элемента ИЛИ 13 анализатора 8 входного переноса младшая двоичная цифра первой десятичной тетрады Х поступает на вход младшего раз 1ряда первого дешифрат.ора 3 первой сту. пени, а с выхода элемента ИЛИ 15 младший двоичный разряд второй десятичной тетрады ХВ поступает на вход млад 35 щего разряда второго дешифратора 1 первой ступени.Во втором режиме входной перенос Х=1 (младшая двоичная цифра первой десятичной тетрады), Х 4=0 (Младшая4 о .двоичная цифра второй десятичной тетрады), Х 8=1, Анализатор 8 вырабатыва. ет следующие сигналы: 2, =Х 4 Хв Х,=0;=Х 4 ЧХВ Х; 452=хрх, =1,Единичный сигнал с выхода элемента ИЛИ 15 анализатора 8 входного пе"реноса поступает на вход младшегоразряда второго дешифратора ч первой Оступени,В третьем режиме входной переносХ,)=1, младшая двоичная цифра первойдесятичной тетрады Х 4=0, младшая двоичная цифра второй десятицной тет- Ярады Х 8=1. Анализатор 8 входного пе"реноса реализует следующие сигналы: 2( =Х 4ХВ ХУ =1гз ="4" "В Х 9 =12 1 = Х В У Х у = 1Единичный сигнал с выхода элемента И 12 анализатора .8 входного пере. носа посту пает на сост вет ст вующи й вход элемента ИЛИ 40, формирующего цифру младшего разряда суммы с выхода элемента ИЛИ 13 единичный сигнал поступает на вход младшего разряда первого дешифратора 3 первой ступени, с выхода элемента ИЛИ 15 анализатора 8 входногопереноса единичный сигнал поступает на вход младшего разряда второго дешифраторапервой ступени.Одновременно с подачей сигналов на входы анализатора 8 входного переноса с входных регистров 1 и 2 цифры исходных тетрад и цифра входного переноса поступают на соответствующие входы анализатора 9 нулевых значений операндов. При этом, если первая десятицная тетрада нулевая и отсутствует входной перенос, то на выходе элемента И 16 с инверсным входом для сигнала переноса появляется единичный сигнал и разрешается передача второй десятичной .тетрады через элементы И 23-26 на соответствующие входы элементов ИЛИ 37-10, формирующих цифры разрядов суммы. Ес. ли вторая десятичная тетрада нулевая и отсутствует входной перенос, то на выходе элемента И 17 появля" ется единичный сигнал и разрешаетсяпередача перЬой десятицной тетрады .: через элементы И 18-21 на соответ08731 10 5О15 20 25 30 35 40 45 50 9 10 ствующие входы элементов ИЛИ 37-40, формирующих цифры, разрядов суммы. В этих случаях функция 0 на выходе элемента ИЛИ 22 (Фиг, 3) принимает единичное значение, цто .соответствует выработке признака нулевого результата умножения. Этот признак поступает на соответствующий управляющий вход приемника результата как осведомительный сигнал.В случае, если обе десятичные тетрады нулевые и отсутствует входной перенос, на выходе элементов И 16 и 17 появляются единичные сиг-. налы и соответственно сигнал 0 на выходе элемента И 27 принимает единичное значение, что соответствует выработке признака нулевого результата сложения, который поступает на соответствующий управляющий вход приемника результата.С выходов первого и второго дешифраторов 3 и 4 первой ступени девятиразрядные слова в унитарном коде (то есть дешифраванные цифры от до 9) поступают на входы дешифра" тора 5 второй ступени, с выхода которого слова в унитарном коде подаются на входы блоков 10 и 6 элементов ИЛИ, с выходов которых одинаковые результаты сложения и умножения двух десятичных цифр в унитарном коде поступают соответственно на информационные входы элементов ИЛИ 36- 40 и 28-35 шифратора 11 результата.Устрой ст во работает в двух реж имах: сложения и умножения.В режиме сложения на управляющий вход шифратора 11 результата поступа. ет нулевой сигнЬ, который подается на один из входов каждого элемента в линейке элементов ИЛИ 36-40, Форми. рующих цифры суммы, не внося никаких изменений в режимных работах. Одновременно этот же сигнал подается на выходные элементы И 42-44, перекрывая выходные цепи трех старших цифр результата, не нужных в режиме сложения. После инвертирования на элементе НЕ 41 отрицание этого сигнала поступает на один.,из входов каждого элемента в линейке элементов ИЛИ 3135, формирующих пять младших цифрпроизведения. В результате этого навыходе этих элементов ИЛИ порождаются единичные сигналы, что равносильно прерыванию выходных цепей пятимладших цифр произведения,.Единичные сигналы поступают навходы выходных элементов И 45-49,на другие входы которых поступаютцифры суммы с элементов ИЛИ 36-40,Таким образом, пятиразрядная сумма(двоичная тетрада и сигнал переносав следующую тетраду) будет выданас линейки выходных элементов И 4249 на соответствующие информационныевходы приемника результата. В режиме умножения на управляющийвход шифратора 11 результата подается единичный сигнал, который, поступая на один из входов каждого элемента в линейке элементов ИЛИ 36-40.фактически прерывает их работу, порождая на их выходах единичные сигналы. Одновременно этот же сигналподается на выходные элементы И 4244, подготавливая их к приему и выдаче трех старших цифр произведенияс элементов ИЛИ 28-30 Единичныесигналы с элементов ИЛИ 36-40 поступают на входы выходных элементов45-49, подготавливая их к приему ивыдаче пяти младших цифр произведенияс элементов ИЛИ 31-35, Таким образом,восьмиразрядное произведение (дведвоичные тетрады) будет выдано с линейки выходных элементов И 42-49 навыходы устройства, а с них - на соответствующие информационные входыприемника результата,Эффективность предлагаемого вычислительного устройства по сравнению с известными заключается в рас"ширении функциональных возможностейпутем выполнения операции суммирования десятичных цифр и цифры вход-,ного переноса, что позволяет строитьна его основе многоразрядные десятичные арифметические устройства, обладающие более высоким быстродействием и требующие меньших аппаратурных затрат для реализации,