Ваградов

Номер патента: 921052

Опубликовано: 15.04.1982

Авторы: Беляев, Ваградов, Смирнов, Фильцер

МПК: H03K 3/286

Метки: кмоп, транзисторах, триггер

...в диодном включенииподключены к шине 6, а выходы триггера 8 подключены соответственно,к затвору второгои третьего дополнительных МОП транзисторов 14 и 15,того же типа проводимости, истокикоторых подключены к шине 7, а стоки к затвору четвертого дополнительного МОП транзистора 16 того же типапроводимости и через пятый дополнительный МОП транзистор 17 дополняющего типа проводимости - к шине 6, 35исток транзистора 16 и затвор транзистора 17 подключен к шине 7, асток транзистора 16 - к одному извыходов триггера 1.Устройство работает следующим образом.В процессе нарастания напряженияпитания вначале открывается транзистор 17 и вследствие этого транзистор16, при этом низкий потенциал поступает на один из выходов триггера 1.По мере...

Номер патента: 541198

Опубликовано: 30.12.1976

Авторы: Байков, Ваградов, Герасимов, Гусаков, Кармазинский, Можаев

МПК: G11C 11/40

Метки: квазистатическая, памяти, ячейка

...11, шину питания 12, разрядные шины 13, 14 и адресную шину 15.Ячейка памяти работает в рекимах хранения, считывания и записи информации.В режиме хранения потенциалы на разрядных шинах 13 и 14 соответствуют уровню логического О. На адресной шине потенциал соответствует уровню логической 1. Управляющие транзисторы 5 и 6 и дополнительные коммутирующие транзисторы 9 и 10 закрыты, коммутирующие транзисторы у и О открыты.Ы режиме считывания потенциалы на разрядных шинах не изменяются и соответствуют уровню логического 0, На адресную шину подается разрешающий сигнал, соответствующий уровню логического О. Управляющие транзисторы 5 и Ь открыты, все коммутирующие транзисторы 7 - 10 закрыты. Через управляющий транзистор, подключенный к...

Номер патента: 541197

Опубликовано: 30.12.1976

Авторы: Байков, Ваградов, Герасимов, Гусаков, Кармазинский, Можаев

МПК: G11C 11/40

Метки: квазистатическая, памяти, ячейка

...информации определяется выбираемой адресной шиной. При записи логического О потенциал, соответствующий уровню логического О, подается на адресную шину нуля 11, при записи 1 - на адресную шину единицы 12, что приводит к запиранию одного из коммутирующих транзисторов 7, 8 и отпиранию одного из управляющих транзисторов 5, 6. Поскольку в плече триггера, к которому подключен открытый управляющий транзистор, при записи противоположного кода переключающий транзистор триггера и коммутирующий транзистор закрыты, то на удельную крутизну (размер) управляющего транзистора не накладываются ограничения и запись информации производится так же, как и в динамических ячейках памяти: путем заряда узловой емкости в плече триггера через управляющий...