Устройство для передачи и приема дискретной информации

Союз Советских Социалистических Республни(61) Дополнительное к авт. саид-ву - (22) Заявлено 100380 (21) 2893549/18-09 с присоединением заявки Нов(23) ПриоритетОпубликоваио 30.1181. Бюллетень Й 9 44 Дата опубликования описания 30.11.81(51)М Кл 3 Н 04 Ь 17/00Государственный комитет СССР по делам изобретений и открытий(71) Заявитель Ленинградский электрОтехнический институт связи им. проф, М.А. Бонч-Бруевича(54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ДИСКРЕТНОЙ ИНФОРМАЦИИ Изобретение относится к проводной электросвязи и может быть использовано в технике передачи информации при квазисинхронном вводе (выводе) данных в цифровой синхронный тракт, а также на интегральных цифровых сетях связи, основанных на импульсно- кодовой, дельта-модуляции и других цифровых методах модуляции.Известно устройство для передачи и приема дискретной информации, содержащее на передающей стороне после довательно соединенные вычитающий счетчик, дешифратор, инвертор, блок совпадения, элемент ИЛИ, регистр сдвига с цепью обратной связи и блок задержки, при этом выход дешифратора подсоединен ко второму входу триггера непосредственно, а выход блока совпадения подсоединен к дополнительному входу вычитающего счетчика; а на приемной стороне - первый регистр сдвига с цепью обратной связи, меж-, ду входом и выходом которого включен сумматор по модулю два, выход которого непосредственно и через последовательно соединенные инвертор, счетчик и блок задержки подключен к входу ффСбросф 1 счетчика, между выходами соответствующих разрядов первого и второго регистров сдвига сцепями обратной связи включен блоксравнения, выход которого подключенк нулевому входу триггера управления, к единичному входу которогоподключен выход счетчика, а выходтриггера управления подключен черезпоследовательно. соединенные блоксовпадения и суммирующий счетчик ковходам промежуточного накопителя,при этом выход блока совпадения черезэлемент ИЛИ подсоединен к соответствующему входу второго регистра сдвига с цепью обратной связи 1.15Это устройство для передачи иприема дискретной информации обладает высокой скоростью и достоверностьюпередачи данных, Однако в случае со пряжения цифровых потоков даже принезначительном, расхождении частотыформирования информационных цикловисточника и частоты формированияциклов передачи по цифровому .трактупоявляется возможность возникновения вставок нли выпадений комбинаций, соответствующих полному циклупередачи, что ограничивает воэможности использования известного уст ройства для квазисинхронного ввода(вывода) дискретной информации в цифровой синхронный тракт.Цель изобретения - повышение по- мехоустойчивостИ и достоверности принимаемой информации.Для этого в устройство для передачи и приема дискретной информации,содержащее на передающей стороне последовательно соединенные вычитающийсчетчик, дешифратор,инвертор,триггер,блок совпадения, элемент ИЛИ,регистрсдвига с цепью обратной связи и блокзадержки, при этом выход дешифратораподсоединен ко второму входу триггера непосредственно, а выход блока совпадения подсоединен к дополнительному входу вычитающего счетчика; 15а на приемной стороне - первый регистр сдвига с цепью обратной связи,между входом и выходом которого включен сумматор по модулю два, выходкоторого непосредственно и через 20последовательно соединенные инвертор, счетчик и блок задержки под-.ключен к входу Сброс счетчика,между выходами соответствующих разрядов первого и второго регистровсдвига с цепями обратной связи включен блок сравнения, выход которогоподключен к нулевому входу триггерауправления, к единичному входу которого подключен выход счетчика, а выход триггера управления подключенчерез последовательно соединенныеблок совпадения и суммирующий счетчик ко входам промежуточного накопителя, при этом выход блока совпаде" ния через элемент ИЛИ подсоединенк соответствующему входу второго регистра сдвига с цепью обратной связи, на передающей стороне введены дополнительный блок совпадения, делитель частоты и последовательно 40 соединенные накопитель и блок элементов совпадения, другие входы которого объединены и подключены к выходу делителя частоты, вход которого подключен к объединенным входам 45 накопителя, выходы блока элементов совпадения подсоединены к входам вычитающего счетчика, а выход иивертора через дополнительный блок совпадения подключен ко входу триггера, я 0 а на приемной стороне введены первый дополнительный блок совпадения, последовательно соединенные выходной накопитель, дополнительный триггер, ВТОРОЙ дОполнительный блОк совпадения и делитель частоты, выход которого подсоединен ко второму входу дополнительного триггера к соответствующему входу промежуточного накопителя, выход второго дополнительного блока совпадения подсоединен к 60 объединенным между собой входам выходного накопителя, раздельные входы которого подсоединены к соответствующим выходам промежуточного накопителя, а также последовательно сое диненные одновибратор, интегратор и управляемый формирователь частоты, выход которого подсоединен к дополнительному входу второго дополнительного блока совпадения, а также последовательно соединенные элемент И-НЕ и третий дополнительный блок совпадения, второй вход которого и вход одновибратора объединены и подключены к выходу триггера управления, выход третьего дополнительного блока совпадения подсоединен ко второму входу суммирующего счетчика и дополнительному входу промежуточного накопителя,дополнительный выход которого подсоединен к первому входу элемента И-НЕ, второй вход которого подключен к выходу дополнительного триггера, при этом выход счетчика через первый дополнительный блок совпадения подключен к единичному входу триггера управления, а дополнительный выход блока сравнения подсоединен ко второму входу первого дополнительного блока совпадения.На фиг. 1 представлена структурно- электрическая схема предлагаемого устройства; на фиг. 2 - эпюры, поясняющие его работу.Устройство на передающей стороне 1 содержит регистр 2 сдвига с цепью обратной связи, а на приемной стороне 3 - первый регистр 4 сдвига с цепью обратной связи, сумматор 5 по модулю два, второй регистр б сдвига с цепью обратной связи, счетчик 7, триггер 8 управления; на передающей стороне 1 - вычитающий счетчик 9, дешифратор 10, инвертор 11, триггер 12, блок 13 совпадения, элемент ИЛИ 14, блок 15 задержки, входы 16 и 17 триггера 12, а на приемной стороне 3 - блок 18 сравнения, инвертор 19, блок 20 задержки, блок 21 совпадения, элемент ИЛИ 22, суммирующий счетчик 23, промежуточный накопитель 24, вход Сброс 25 счетчика 7, входы 26 и 27 триггера 8 управления, входы 28 промежуточного накопителя 24, причем блок 18 сравнения состоит из сумматоров 29 и 30, входов 31 и 32, элемента ИЛИ 33 и инвертора 34; на передающей стороне - входы 35 вычитающего счетчика 9, входы 36 и 37 блока совпадения, вход 38 тактовых импульсов йс, ана приемной стороне входы 39 и 40 элемента ИЛИ 22, входы 41 и 42 блока 21 совпаденияКроме того, устройство содержит канал 43 связи между передающей. 1 и приемной 3 сторонами, на передающей стороне 1 - накопитель 44, блок элементов 45 совпадения, делитель 46 частоты, до-полнительный блок 47 совпадения; на приемной стороне 3 - первый дополнительный блок 48 совпадения, вы" ходной накопитель 49, третий дополнительный блок 50 совладения,элемент И-НЕ 51, дополнительный триггер 52,Г второй дополнительный блок 53 совпадения, делитель 54 частоты, одно" вибратор 55, интегратор 56, управляемый формирователь 57 частоты, а на передающей стороне 1 - вход 58 тактовых импульсовна элемент ИЛИ 14.Предлагаемое модифицированное устройство работает следующим образом.Элементы входной цифровой последовательности поддействием тактовых импульсов с частотой Хс входного сиг нала записываются в накопитель 44. Импульсы с частотой Й подаются также на вход 38 делителя 46.В тот момент, когда на выходе делителя 46 появляется очередной сигнал,в накопи теле записывается и элементов вход" ной последовательности,т,е.организован один информационный цикл(здесь и- число ячеек накопителя 44 и одновременно - коэффициент деления делителя 2 р 46).В процессе работы устройства дли- на информационного цикла остается неизменной. Сигналом с выхода делителя 46 открываются по вторым входам и первых дополнительных элементов 45 совпадения и происходит перезапись элементов входной цифровой последовательности в ячейки вычитающего счетчика 9. Если записанная двоичная комбинация информационного цикла отличается от нулевой, то на выходе дешифратора 10 появляется нуль, который инвертируетсяинвертором 11, и через второй дополнительный блок 47 совпадения, который открывается с приходом первого тактового импульса на вход 38, устанавливает триггер 12 в единичное состояние. Сигналом с выхода триггера 12 открывается блок 13 совпадения, через который на отдельный вход вычитающего счетчика 9 и на 40 тактовый вход регистра 2 сдвига с цепью обратной связи (на последний через элемент ИЛИ 14) начинают поступать быстрые тактовые импульсы, частота следования которых не менее 45 чем в Б раз превышает канальную частоту Йи. Под действием быстрых тактовых ймпульсов происходит сдвиг наО шагов фазы генерируемой псевдослучайной последовательности в регистре 2 сдвига с цепью обратной связи и одновременно осуществляется обнуление вычитающего счетчика 9; При обнулении вычитающего счетчика 9 дешифратор 10 единичным сигналом со своего выхода устанавливает триггер 12 в нулевое состояние, что приводит к закрыванию блока 13 совпадения и прекращению подачи быстрых тактовых импульсов.С этого момента регистр 2 сдвига с цепью, обратной связи начи нает выдавать псевдослучайную последовательность с новым сформированным значением фазы, отличным от предыдущего на а шагов.Эта последовательность на канальной частоте йи поступает на блок 15 задержки, который необходим для предотвращения дробления элементов псевдослучайной последовательности, выдаваемых в канал 43 связи в момент сдвига Фазы под действием Гястрых тактовых импульсов.За счет асинхронности частот сопрягаемых цифровых последовательностей, а также в случае относительного ухода этих частот в канал связи выдаются псевдослучайные последовательности (циклы передачи), длина которых иногда укорачивается или удлиняется на один шаг по сравнению с номинальным значением длины участка последовательности из Н элементов.В общем случае,укорочение или удлинение псевдослучайной последовательности(одного цикла передачи)может составлять несколько элементов. Однако,это все равно не приводит к потере или искажению передаваемой информации, так как полезная информация заключена не в длине цикла передачи, а в относительном изменении фазы передаваемой от, цикла к циклу псевдослучайной последовательности.На приемной стороне предлагаемого устройства цифровая последовательность с выхода канала 43 связи поступает на канальной частоте Г на вход первого регистра 4 сдвига с цепью обратной связи и одновременно на вход сумматора 5 по модулю два, На второй вход сумматора 5 по модулю два подается псевдослучайная последовательность, формируемая первым регистром 4 сдвига с цепью обратной связи. Если.с выхода канала 43 связи поступает псевдослучайная последовательность, не содержащая ошибок, то с выхода сумматора 5 по модулю два через первый инвертор 19 на счетный вход счетчика 7 поступает последовательность нулей. При наличии в принимаемой последовательности зачетного участка длиной 1=Ь+К (где К - емкость счетчика 7, Ь - количество разрядов первого регистра 4 сдвига с цепью обратной связи), не содержащего ошибок, происходит заполнение счетчика 7В противном случае каждая единица с выхода сумматора 5 по модулю два поступает на вход 25 счетчика 7, сбрасывает показания счетчика 7 и устанавливает его в исходное состояние. При заполнении счетчика 7 сигнал с его выхода поступает на вход первого дополнитель-, ного блока 48 совпадения и параллель. но на вход блока 20 задержки, с выхо. да которого задержанный импульс подается на вход 25 фСброс счетчика 7 в исходное нулевое состояние.Бо втором регистре 6 сдвига сцепью обратной связи генерируетсяпсевдослучайная последовательностьс Фазой последовательности, принятойв предыдущем цикле. Если в принимаемой в данном цикле псевдослучайнойпоследовательности содержится неискаженный зачетный участок и фаза последовательности отличается от ее значения в предыдущем цикле, то на выходах сумматоров 29 и 30 - единицы,на выходе второго элемента ИЛИ 33 -единица, которая через второй инвертор 34 поступает на вход 26 триггера 8 управления. При этом на вход27 триггера 8 управления через первый дополнительный блок 48 совпаденияпоступает единичный сигнал. Триггер8 управления, установленный в состояние ф 1 ф выдает сигнал с прямого ,выхода на вход 42 блока 21 совпадения, последний открывается и по входу 41 через блок 21 совпадения начинают поступать быстрые тактовыеимпульсы на счетный вход суммирующего счетчика 23 и параллельно на вход39 элемента ИЛИ 22, с выхода которого они подаются на вход второгорегистра 6 сдвига с логической обратной связью и производят сдвиг по фазе генерируемой этим регистром псев"дослучайной последовательности, Начальная Фаза этой последовательностиравна фазе последовательности, принятой в предыдущем цикле передачи.Сдвиг осуществляется до.тех пар, пока фазы последовательностей предыдущего и данного циклов передачи нестановятся равными, В этом случаена входах 31 и 32 сумматоров 29 и 30имеют место одинаковые двоичные комбинации., поэтому на выходах сумматоров 29 и 30 . - нули, на выходе второго элемента ИЛИ 33 - также нуль, который через второй инвертор 34 поступает на вход 26 триггера 8 управления и устанавливает его в нулевое состояние. При этом на вход 27триггера 8 управления через первый дополнительный блок 48 совпадения поступает нулевой сигнал. Установка в нулевое состояние триггера 8 управления приводит к прекращению подачи быстрых тактовых импульсов на второй регистр б сдвига. с цепью обратной связи и на суммирующий счетчик 23. При этом блок 21 совпадения оказывается закрытым, а в суммирующемсчетчике 23 оказывается зафиксированной разность фаз псевдослучайных последовательностей, принятых в настоящем и предыдущем циклах передачи. Эта разность фаз представляет двоичную комбинацию информационного цикла, соответствующего данному цик лу передачи.Из суммирующего счетчика 23 двоичная комбинация информационного;. цикла переписывается в промежуточный накопитель 24, откуда через выходной накопитель 49 поступает потребителю на тактовой частоте, гене 0 15 ный сигнал, который открывает повторому входу второй дополнительныйблок 50 совпадения. При опрокидывании триггера 8 управления в нулевоесостояние сигнал с его инверсного выхода через третий дополнительныйблок 50 совпадения поступает на считывающий вход .суммирующего счетчика23 и одновременно на первый входсчитывания промежуточного накопителя 24. Под действием этого сигналадвоичная комбинация из суммирующегосчетчика 23 переписывается в промежуточный. накопитель 24. С приемомдвоичной комбинации второго информационного цикла она записываетсяаналогичным образом в промежуточныйнакопитель 24, тогда как двоичнаякомбинация первого информационногоцикла переписывается в выходной накопитель 49. При записи любой значащей комбинации в выходной накопитель 49 на его выходе, связанном спервым входом дополнительноготриггера 52, появляется единичныйсигнал, который опрокидывает допол-.нительный триггер 52 в состояние1 ф. Сигналом с выхода дополнительного триггера 52 открыт по первому входу третий дополнительныйблок 53 совпадения, на второй входкоторого поступают импульсы от управляемого напряжением Формирователя 57 частоты. На тактовый вход выходного накопителя 49 через второйдополнительный блок 53.совпаденияначинают поступать импульсы считывания, под действием которых и-разрядная комбинация в последовательном коде выдается на выход устройства. Выдача двоичной комбинации информационного цикла одновременно контролируется путем подсчета считывающих импульсов, которые поступаюттакже на делитель 54 на и тактов,После того, как поступает и считывающих импульсов, т.е. выданы все иэлементов комбинации,сигнаЛом с выхода делителя 54 на и тактов допол-. 20 25 ЭО 35 40 45 О бо 65 рируемой местным формирователем 57 частоты. формирователь 5.7 частоты может быть реализован как о косвенным управлением частотой (например, с помощью управляемого делителя), так .и с непосредственным управлением частотой путем прямого воздействия на частоту генератора).Рассмотрим работу группы блоков23,24 и 49-57), осуществляющих перезапись, считывание и выдачу информации потребителю.Пусть в суммирующем счетчике 23 зафиксирована двоичная комбинация первого информационного цикла.При этом в промежуточном накопителе 24 и выходном накопителе 49 не содержится информации. Тогда на обоих входах элемента И-НЕ 51 имеет место нулевой сигнал, а значит на его выходе имеется единич10 ционного цикла. нительный триггер 52 устанавливается в состояние ф 0 ф. Одновременноэтим же сигналом, если считанная комбийация не является последней в передаваемом сообщении, производитсяперезапись комбинации следующего информационного цикла из промежуточного накопителя 24 в выходной како"питель 49. Выдача следующей двоичнойкомбинации на выход устройства происходит аналогично. Если же выданнаядвоичная комбинация информационногоцикла является последней в передаваемом сообщении, то перезаписи нулевой комбинации из промежуточного какопителя 24 в выходной накопитель 49 непроисходит. Тогда дополнительный триг")5гер 52 остается в состоянии 0 ф,третий дополнительный блок 53 совпадения закрыт, т.е. схема приемной части уст:байства оказывается в исходном состоянии. 20 В случае, когда выдача двоичной комбинации 1-го цикла из выходного накопителя 49 еще не закончена, в промежуточном накопителе 24 записана комбинация (1+1)-го информационного цикла и в суммирующем счетчике 23 уже зафиксирована комбинация (1+2)-го информационного цикла, то сигнап считывания с инверсного выхода триггера 8 управления не проходит через второй дополнительный блок 50 совпадения, так как он закрыт по второму входу нулевым сигналом с выхода элемента И-НЕ 51 (на обоих входах элемента И-НЕ 51 имеют место единичные сигналы). Перезапись двоичных групп происходит сразу же, как только полностью освобождается вымодной накопитель 49. Однако практически такая ситуация случается 40 весьма редко и мажет иметь место, например, в случае, когда при приеме первых трех циклов передачи безошибочные зачетные участки расположены определенным образом (фиг. 2 О, 45 где зачетные участки заштрихованы). Но даже в этом случае потери информации из-за переполнения накопителей 24 и 49 не происходит, так как считывание первой комбинации произ водится с момента начала цикла передачи, содержащего Б 5 элементов цифроной последовательности, а частота импульсов .считывания увеличивается путем воздействия на управляемый напряжением формирователь 57 частоты. Поэтому считывание двоичной комбинации первого информационного цикла из выходного накопителя 49 .происходит раньше, чем оканчивается цикл передачи, содержащий И элементов ф 0 цифровой последовательности. При этом происходит перезапись., к сумю- рующий счетчик 23 готов к йриему двоичной комбинации четвертого информаВ случае, если выходной накопитель 49 заполнен частично или полностью, а промежуточный накопитель 24 свободен, то перезапись из суммирующего счетчика 23 в промежуточный накопитель 24 не запрещена, так как на вы" ходе элемента И-НЕ 51 имеет место единичный сигнал, и через второй дополнительный блок 50 совпадения с выхода триггера 8 управления проходит сигнал считывания.Рассмотрим механизм воздействия сигналов на управляемый напряжением формирователь 57 частоты. Поскольку неискаженные зачетные участки при наличии ошибок в принимаемой последовательности могут перемещаться в пределах цикла передачи (фиг. 2 сГ ) а сами циклы передачи могут иметь различную длину (вследствие асинхронности и расхождения сопрягаемых частот источника и канала связи), то на приемной стороне устройства необходима производить подстройку частоты местного формирователя 57, частоты. При этом цикл считывания должен всегда содержать п-элементную комбинацию, иба в противном случае ,может произойти либо переполнение накопителей 24 и 49, либо перерыв в выдаче информации на выходе приемника.Рассмотрим предварительно по какому критерию осуществляется подстройка местного формирователя 57 частотыИзвестно, что с изменением (деви.ацией) тактовой частоты Ес источника сообщений и в силу асинхронйости сопрягаемых частот длительность информационного цикла, формируемого на передающей стороне устройства, изменяется. При этом, однако, число п информационных элементов цифровой последовательности в информационном цикле остается неизменным. Изменение длительности информационного цикла приводит к изменению длины псевдослучайной последовательности, соответствующей циклу передачиПоскольку неискаженный участок псевдослучайной последовательности, соответствующий по длине зачетному участку, может располагаться в пределах всего цикла передачи, то с из менением длины этого цикла изменяется и математическое ожидание местоположения неискаженного зачетногоучастка. Отклонение от. математического ожидания местоположения неискаженного зачетйого участка, соответствующего номинальному значению тактовой частоты Й источника сообщений, принято в качестве основного критерия для подстройки тактовой частоты формирователя 57 на приемной стороне устройства. Если на передней стороне устройства тактовая частота й источника сообщений изменяется, то длителъность информационного цикла ыцикла передачи также изменяется. Эторавносильно изменению математического ожидания местоположения неискаженного значения участка в пределахцикла передачи (по сравнению с егономинальным значением), а следова-.тельно, равносильйо изменению сигналауправления тактовой частотой местного формирователя 57 частоты.Однако рассмотренный выше критерий подстройки тактовой частоты формирователя 57 используется не в чистом виде. После выделения неискаженного зачетного участка в пределахцикла передачи устройство определяетотносительное изменение фазы псевдослучайных последовательностей,принятых в настоящем и предыдущемциклах передачи. Эта операция выполняется на частоте быстрых тактовыхимпульсов за интервал времени, не 2 Опревышающий время между двумя смежными импульсами частоты К), несущейпоследовательности. Окончание интервала обработки совпадает с определением относительного изменения Фазы псевдослучайных последовательностей и служит началом подстройкичастоты местного Формирователя 57.Поскольку расположение неискаженного зачетного участка в пределах цикла передачи и интервал времени, определяющий в терминах быстрых тактовых импульсов относительное изменение фазы псевдослучайных последовательностей в смежных информационныхциклах, представляют случайные и независимые величины, то математическое ожидание рассматриваемого интервала в сумме с математическим ожиданием местоположения неискаженногозачетного участка в пределах цикла 40передачи к является тем критерием,на основе которого Формируются сыг"калы, управляющке частотой формирователя 57. В корректировке частотыуправляемого напряжением формкрова" 5теля 57 частоты участвуют блоки 55и 56. Качало их работы определено моментом перехода триггера 8 управления в нулевое состояние.На фиг. 20 изображена последо- рвательность циклов передачи с расположеннымы на них безошибочными зачет-.ными участками (заштрихованы). Нафиг. 24 приведена диаграмма состояний инверсного выхода триггера 8управления. Как видно из этих Фигур,во время досчета фазы псевдослучайной последовательности быстрыми тактовыми импульсами на инверсном выходе триггера 8 управления имеет место нулевой сыгйал, тогда как во всех бОостальных случаях - единичный.Из сигнала с инверсного выхода триггера 8управления выделяются положительныефронты, которыми запускается одновибратор 55,формирующий импульсы опре деленной длительности (фиг, 2 2 Д,соответственно) . С выхода одновибратора 55 импульсы, калиброванныепо длительности, подаются на входинтегратора 56, Входным Напряжением с интегратора 56 (фиг. 26 )производится регулировка частоты уп-,равляемого напряжением Формирователя 57 частоты, который формируетимпульсы считывания. Очевидно, чтосоответствующее изменение частотыуправляемого напряжением формирователя 57 частоты происходит в томслучае, если уровень напряжения навыходе, например, аналогового интегратора 56 достигает порогового значения 0 Роили Споро- (Фиг, 2 е ).Интегратор 56 может быть выполнентакже в цифровом варианте (в частности на реверсивном счетчике),При условии выделения неискаженного зачетного участка на приемнойстороне устройства безразлично какуюдлину имеет принимаемая псевдослучайная последовательность (Н, И+1или Иэлементов), так как выделению подлежит не конкретное текущеезначение фазы псевдослучайной последовательности, а ее относительноеизменение в данном и предыдущем циклах передачи, что обеспечивает кваэисинхронный вывод информации иэ канала связи,Вводимая при передаче избыточность позволяет отказаться от использования канала управления стаффингом и применения циклового фазиро-вания и позволяетобеспечить автоматическое устранение на приемевставок и выпадений импульсов. Крометого, вводимая избыточность служитдля целей повышения достоверности передачи информации,а значит и для повышения точности квазисинхронногосопряжения синхронных цифровых потоков данных в формула изобретенияУстройство для передачи и приема дискретной информации, содержащее на передающей стороне последовательно соединенные вычитающий счетчик, дешифратор, инвертор, триггер, блок совпадения, элемент ИЛИ, регистр сдвига с цепью обратной связи и блок задержки, при этом выход дешифратора подсоединен ко второму входу триггера непосредственно, а выход блока совпадения подсоединен к дополнительному входу вычитающего счетчика, а на приемной стороне- первый регистр сдвига с цепью обратной связи, между входом и соответствующим выходом которого включен сумматор по модулю два, выход которого непосредственно и через последовательно соединенные инвертор, счетчик и длок задержки подключен к входу Сбросф счетчика, между выходами соответствующих разрядов первого и второго регистров сдвига с цепями .обратной связи включен блок сравнения, выход которого подключен к нулевому входу триггера управления, к единичному входу которого подключен выход счетчика, а выход триггера управления подключен через последо- . вательно соединенные блок совпадения и суммирующий счетчик ко входам про-межуточного накопителя, при этом вы" ход блока совпадения через элемент ИЛИ подсоединен к соответствующему входу второго регистра с цепью обратной .связи,о т л и ч а ю щ е е с я тем, что,с целью повьааения помехоустой-. 5 чивости и достоверности передаваемой информации, на передающей стороне введены дополнительный блок совпадег ., делитель частоты и последовательно соединенные накопи тель и блок элементов совпадения, другие входы которого объединены и подключены к выходу делителя, частоты, вход которого подключен к объединенным входам накопителя, выходыд блока элементов совпадения подсоединены ко входам вычитающего счетчика, а выход инвертора через дополнительный блок совпадения подключен ко входу триггера, а на приемной стороне введены первый дополнительный блок совпадения, последовательно соединенные выходной накопитель, дополнительный триггер, второй дополнительный блок совпадения и делитель частоты, выход которого подсоединен ко второму входу дополнительного триггера и соответствующему входу промежуточного накопителя, выход второго дополнительного блока совпадения подсоединен к объединенным между собой входам выходного накопителя, раздельные входы которого подсоединены к соответствующим выходам промежуточного накопителя, а также последовательно соединенные одновибратор, интегратор и управляемый формирователь частоты, выход которого подсоединен к дополнительному входу второго дополнительного блока совпадения, а также последовательно соединенные элемент И-НЕ и третий дополнительный блок совпадения, второй вход которого и вход одновибратора объединены и подключены к выходу триггера управления, выход третьего дополнительного блока совпадения подсоединен ко второму входу суммирующего счетчика и дополнительному входу про" межуточного накопителя, дополнительный выход которого подсоединен к первому входу элемента И-НЕ, второй вход которого подключен к выходу дополнительного триггера, при этом выход счетчика через первый дополнительный блок совпадения подключен к еди" ничному входу триггера управления, а дополнительный выход блока сравнения подсоединен ко второму входу первого дополнительного блока совпадения.Источники информации,принятые.во внимание при экспертизе1. Авторское свидетельство СССР9 .642867, кл. Н 04 Ь 17/00, 1976886295 ораз Т, Поддубнякес КорРектор Н. Стец оставит ехред М. актор Л. Пчелин Тираж 701ПодпиПИ Государственного комитета Сделам иэобретений и открытийМосква, Ж"35, Раушская наб , д Закаэ 10576/85ВН иал ППП ффПатентф, г. Ужгород, ул Проектная