Устройство для сопряжения двух процессоров

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 849 19) РСКО 8 ИДЕТЕЛЬСТБУ. К ГОСУДАРСТВЕННОЕ ПАТЕНТВЕДОМСТВО СССР(56) Патент США 1 ч. 4400801,кл, 6 11 С 7/00, 1983,Авторское свидетельство СССРМт 1287167, кл, 6 06 Р 12/16, 13/16, 1985,Авторское свидетельство СССРЬ 1515172; кл. 8 06 Р 15/16, 1987 Изобретение относится к вычислительной технйке и может быть использовано при создании многой роцессорных вычислительных систем;Известно устройство, содеркащее блок памяти, мультиплексор, триггер, шинный формирователь,Недостатком известноо устройства является ограниченные функциональные возможности, обусловленные отсутствием средств межпроцессорного обмена через общую память.Известно устройство. содержащее блок памяти, мультиплексор, триггер, шинный формирователь.Недостатком указанного аналога является ограниченные функциональные возможности, вызванные отсутствием средств двустороннего обмена информацией между(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯДВУХ ПРОЦЕССОРОВ(57) Изобретение относится к вычислительной технике и может быть использовано прйсоздании многопроцессорных вычислительных систем, Цель изобретения - повышениеоперативности обмена данными, Устройство содержит блок оперативной памяти, первый ивторой "шинные формирователи,мультиплексор адреса, мультиплексор управления, с первого по четвертый триггеры,счетчик, первый и второй коммутаторы. спервого по шестой элементы И, с первого ичетвертый элементы ИЛИ, одновибратор,элемент НЕ. 2 ил. оперативной памятьюи каждым из сопрягаемых с ней процессоров,Наиболее близким к предлагаемому является устройство для сопряжения двух процессоров через общую память, содержащее блок опертивной памяти, мультиплексор адреса. первый шинный формирователь, три,- гер, второй шинный формирователь, мультиплексор управления оперативной памятью и элемент НЕ, причем первый 1 второй информационные входы мультиплексора адреса соединены с адресными выходами соответственно первого и второ го процессоров, информационный выход мультиплексора адреса соединен с адресным входом блока оперативной памяти, информационный вход-выход которого соединен с первым информационным входом-выходом первого шинного формирователя, второй информационный вход-выход,которого соединен с входом-йыхОдом дан-сор, выставив запрос на доступ к общей па. ных первогопроцессора устройства, вь ход мяти, непроизводительно простаивает, ожитриггера соединен Суправляющим входом дая окончания обмена данными междумультиплексораадресаисвходомразреше- . общей памятью и первымпроцессором, Дания первого шинного формирователя, пер ступ к общей памяти второй (первый) процеСвый информационный вход-выход второго сор получает только в момент обменашинного Формирователя соединен с инфор- последним словом данных из массива пере-мационньщ входом-выходоМ блока"опера- даваемой информации между первым (вто тивной памяти, второй информационный рым) процессором, В этом случае снижаетсявход-выходвторого шинного формировате оперативность обмена данными,т.к. времяля соединен свходом-выходом данных вто- " доступа процессора в общей памяти будетрого процеСсора устройства, выход запроса равно сумме временпередачи всех слов данкоторого:соединен с инверсйым входомныхиз массива передаваемой информациисбросатриггера,инверсныйвходустановки между другим процессором и общей пакоторого соединен с выходом запроса от 15 мятью. В устройстве - прототипеотсутству-первого процессора устройства, выход уп- ют технические средства, позволяющиеравленйя чтением-запйсью от первого про- обеспечить поочередное обслужйваниецессора которого соединенс управляющйм двух процессоров в режиме передачи оди- .входом первого шинного формйрователя и . ночных слов данных между процессорами ипервым информационным входом первой 20 общей памятью, Невозможность быстроготруппы мультиплексора управления опера- доступа к общей памяти существенно понитивной памятью, второй информационный: жает оперативность обмена данными в мно-.вход первой группы которого соединен с гопроцессарных вычислительных системах, .выходом управления объемом от первого . В связи с этим целью изобретенйя является, процессора устройства, выход управления 25 повышение оперативности обмена даннычтением - записью от второго процессора ми предлагаемого устройства,устройства соединен с управляющим вхо- Погтавленная цельдостигается тем,чтодом второго шинного Формирователя и пер-в устройство для сопряжения двух процес, вым информационным входом второй саров через общую. память, содержащее,труппы мультиплексора управления опера блок оперативной памяти, первйй и второй , ,.тивной памятью, второй информационный шинйые Формирователи, мультиплексор ад вход второй группы которого соединен с реса, мультиплексор управления; первыйвыходом управления обменом от второго.триггер, элемент НЕ; причем, первый и втойроцессора устройства, первый информа- рой информационнйе входы мультиплбксоционный выход мультиплексора управле ра адреса соединены соответственно сния оперативной памятью соединен с адресными входами первого ивторого прс-входом:уйравления чтением-эаписьо блока цессоров; инфорационный вход мульти- ,оперативной памяти, вход управления об- плексора адреса соединен с: адреснь)мменом которого соединен с вторым инфор- входом блока оперативной памяти, инфор-;мационньм выходом мультиплексора 40 мационныйвход-выходкоторогосоединенуправления оперативной памятью,.входуп-: с первыми ийформацйонными входами -равления которого соединен с выходом выходами первого и второго шинных фор- триггера, входом подтверждения запроса мирователей, вторые информационные вхоот первого процессора устройства и входом ды-выходы первого и второго шинных" элемента НЕ, выход ко срого соединен с 45 Формирователейсоединенысвходами-вывходом разрешения второго шинного Фор- ходами данных соответствейно первого и ",.:.: мирователя и входом подтвержденйя за-: второго процессоров, входы управлеййяпроса второму процессоруустрайства;: чтением-записью которых соедийены соНедостатком устройства - прототипа ответственно с первыми управляющимиявлеятся низкая оперативность обмена, 50 входами первого и второго шинных формикоторая обусловлена следующим. В уст- рователей и первыми информационнымиройстве -, прототипе осуществляется дву- входами первой и второй групп входов мульстбронний обмен информацией между типлексора управления, входы управленияобщей памятью и каждым иэ сопрягаемых с обменом первого и второго процессоров соней: процессоров. Первый (второй) процес единены соответственно со вторыми инфор Сор; выставив запрос на доступ и общей мационными входамй первой и второйпамяти и получив разрешение на обмен групп входов мультиплексора управления,данными, обеспечивает обмен массивом первый и второй информационные выходыслов данных между общей памятью и своей которого соединены соответственно со вхо. паМятью. При этом второй (первый) прбцес- дами управления чтением-записью и управления обменом блока оперативной памяти, элемента И и вторым входом пятого элеменвыходэлемента НЕ соединен со вторым уп- та И, выход которого соединен со счетным равляющим входом второго шинного фор- входом четвертого триггера, выход четвермирователяи выходом разрешениядоступа того триггера соединен со вторым входом второго процессора, дополнительно введе третьего элемента ИЛИ.ны второй, третий и четвертый триггеры, Сущность изобретения состоит в счетчик, первый и второй коммутаторы,пер- повышении оперативности обмена вый-шестой элементы. И, первый-четвертый да н н ы м и путем обеспеченйя возможности элементы ИЛИ, одновибратор, причем вхо- поочередного пословного обмена данными ды запроса доступа первого и второго про-, 10 между общей йэмятью и каждым из сопряцессоров соединены соответственно с гаемых с ней процессоров, .первыми вторым входами первогокоммута- Обращение к общей памяти процессотора и с первыми входами соответственно ры осуществляют в режимах одиночнсго и первого и второго элементов ИЛИ, выходы группового доступов. Причем режим груп- которых соединены соответственно с еди пового доступа подразделяется на режимы ничным и нулевьм входами первого тригге- немедленного и отсрочанного группового ра, выход первого триггера соединен. с доступа, Для обращения к общей памяти прямым входом первого элемента И, выход процессоры формируют сигналы запроса которого соединен с первым входом треть- .доступа по первь 1 м и вторым входам. Если его элемента ИЛИ; выход третьего элемнета 20 процессоры формируют сйгналы запроса ИЛИ соединен с адресными входами муль- . доступа по первым входам, то устройство типлексоров адреса и управления, со вто- обслукивает тот процессор, который перрым управляющим входом первого шинного вым выдал сигнал запроса доступа, в рекиформирователя, выходом разрешения до- ме одиночногодоступа к общей памятИ. ступа первому процессору и входам элемен После обмена всем массивам информации таНЕ,входсрочногозапросадоступапервого между однйм процессором и, общей па.процессора соединен с третьим входом пер-мятью устройство обеспечивает обмен инвого коммутатора, первым входом второго . формацией между другим процессором и элемента И, прямым и инверсным входамиобщей памятью, реализуя режим одиночно- соответственно третьего и четвертого эле го доступа к оперативной памяти. Кроме ментов И, выходы которых соединены соот- того, в данном режиме устройство может ветственно со вторыми входами первого и функционировать при формировании одним второго элементов ИЛИ, вход срочного за-. из процессоров сигнала запроса доступа к проса второго процессора соединен с чет- общей памяти по второму входу,вертым входбм первого коммутатора, с 35 Режимнемедленногогрупповогодоступрямым и инверсным. входами соответст- па кобщей памяти обеспечивается одновревенно четвертого и третьего элементовменным формированием процессорами с вторым входом второго элемента И, вы- сигналов запроса доступа по вторым вхоход которого соединен с первым входом дам, В данном случаеустройствообеспечичетвертого элемента И, с первым инверс, вает обмен одним словом данных между ным и первым прямым входами второго общей памятью и одним из процессоров. коммутатора, выход первого коммутатора После передачи одного слова данных между соединенсединичнымвходомвтороготриг- общей памятью и одним из процессоров гера, со вторым инверсным и вторым пря- устройство обеспечивает обмен одним сломым входами второго коммутатора, выход 45 вом данных между другим процессором и которого соединей с нулевым входомпамятью,Такойобменданнымипроисходит третьего триггера, выход гретьего триггера до момента окончание передачи всего массоединен с инверсным входом первого эле- сива информации,мента И, первым входом пятого элемента И,. Режим отсроченного группового досту- входом одновибратора и нулевым входом 50 па к общей памяти релаизуется, когда уствторого триггера, выход которого соединен ройство обслуживает один из процессоров с первым входом шестого элемента И, вы- в режиме одиночного доступа, а другой проход которого соединен со счетным входом цессор формирует сигнал запроса доступа счетчика, выход одновибратора соединен с по второму входу. После приема сигнала нулевым входом счетчика, выход которого 55 запроса доступа по второму входу от второ- соединен со вторым входом четвертого эле- го процессора и истчечения допустимого мента ИЛИ, выход четвертого элемента времени ожидания вторым процессором до- ИЛИ соединен с единичным входом третье- ступа к общей памяти устройство начинает го триггера, вход синхронизации устройст- обслуживать поочередно два процессора. ва соединен со вторым входом шестого После обмена одним словом данныхмеждуобщей памятью и одним из процессоров Первый и второй информационные вхоустройство обеспечивает передачу одного ды мультиплексора 4.адреса соедийены со. слова данных между общей памятью и дру- ответственно с адресными входами 25, 26 гим процессором, первого 40 и второго 41 процессоров, инТаким образом, процессору, формирую формационный вход мультиплексора 4 адщему сигнал запроса доступа по второму реса соединен с адресйым входом блока 1 входу, общая память представляется не оперативной памяти, информационный после окончания обмена всем массивом вход-выход которого соединен с первыми информации между другим процессором и информационными входами-выходами перобщей памятью, а после окончания допусти вого 2 и второго 3 шинных формирователей, мого времени ожидания. Оставшийся мас- вторые информационные входы-выходы сив данных, передаваемых между общей первого 2 и второго 3 шинных формироватепамятью и процессором, который устройст- лей соединены с входами-выходами данных во обслуживало до поступления сигнала за, 32, соответственно первого 40 и второго проса доступа по второму входу от другого 15 41 процессоров, входы управления чтенипроцессора, будет передаваться на фоне ем-записью 33, 34 которых соединены соотобмена данными между общей памятью и ветственно с первыми управляющими процессором, сформировавшим сигнал за- входами первого 2 и второго 3 шинных форпроса доступа повторому входу. мирователей и первыми информационнымиРежим отсроченного группового до входами первой и второй групп входов мульступа к общей памяти может также обес- типлексора 5 управления, входы управлепечиваться в том случае, когда устройство ния обменом 35, 36 первого 40 и второго 41 обслуживает один из процессоров, сформи- процессоров соединены соответственно со ровавшем сигнал запроса доступа по второ- вторыми информационными входами перму входу в режиме одиночного доступа к 25 вой и второй групп входов мультиплексора общей памяти, а второй процессор форми управления, первый и второй информарует сигнал запроса достуйа по первому ционные выходы которого соединены соответственно со входами управленияТаким образом, совмещенное обслужи- чтением-записью и управления обменом вание двух процессоров при доступе к об блока 1 оперативной памяти, выход элеменщей памяти существенно повышает та НЕ 24 соединенсовторымуправляющим оперативность обмена данными. входом второго 3 шинного формирователя иНа фиг,1 представлена фукнциональная выходом 38 разрешения доступа второго . схема устройства; на фиг,2 - функциональ- процессора, первые входы запроса доступаная схема триггера 6. 35 27,28 первого 40 и второго 41 процессоровУстройство- для сопряжения двух про- соединены соответственно с первым и вто- .цессоров фиг.1) содержит блок оператив- рым входами первого 11 коммутатора и с ной памяти 1, первый 2 и второй 3 шинные первыми входами соответственно первого формирователи. мультиплексор адреса 4, 21 и второго 22 элементов ИЛИ, выходы мультиплексор управления 5. первый триг которых соединены соответственно с едигер 6, второй триггер 7, третий триггер 8, ничным и нулевым зходами первого триггечетвертый триггер 9, счетчик 10, первый И ра 6, выход первого триггера 6 соединен с и второй 12 коммутаторы, третий 13, четвер- прямым входом первого элемента И 16, вытый 14, второй 15, первый 16, пятый 17 и ход которого соединен с первым входом шестой 18 элементы И, четвертый 19,третий 45 третьего элемента ИЛИ 20, выход третьего 20, первый 21 и второй 22 элеМенты ИЛИ, элемента ИЛИ 20 соединен с адресными одновибратор 23, элемент НЕ 24 адресные входами мультиплексоров адреса 4 и управвходы 25 и 26,первыйивторойвходызапро- ления 5, со вторым управляющим входом сов доступа 27 и 28, соответственно от пер- первого шинного формирователя 2, выхового" и второго процессоров. третий и 50 дом 37 разрешения доступа первому прочетвертый входы запросов доступа 29 и 30, цессору 40 и входом элемента НЕ 24, второй соответственно первого и второго процес- вход 29 запроса доступа первого процессосоров. входы-выходы данных 31 и 32, вхо- ра 40 соединен с третьим входом первого дыуправлениячтением - записью 33 и 34, коммутатора 11, первым входом второго входы упавления обменом 35 и 36, выходы 55 элемента И 15, с прямым и инверсным вхоразрешения доступа 37 и 38, вход 39 синх- дами соответственно третьего 13 и четверронизации устройства, первый 40 и второй того 14 элементов И, выходы которых 41 процессоры.соединены соответственно со вторыми вхоТриггер 6 фиг,2) содержит триггер 42, дами первого 21 и второго 22 элементовпервый 43, второй 44 элементы И. ИЛИ, второй вход 30 запроса доступа второго процессора 41 соединен с четвертым входом первого коммутатора 11, с прямым иинверсными входами соответственно четвертого 14 и третьего 13 элементов И, совторым входом второго элемента И 15, выход которого соединенс первым входомчетвертого элемента ИЛИ 19, с первым инверсным и первым прямым входами второгокоммутатора 12, выход первого коммутатора 11 соединен с единичным входом второготриггера 7, со вторым инверсным и вторымпрямым входами второго коммутатора 12,выход которого соединен с нулевым входомтретьего триггера 8, выход третьего триггера 8 соединен с инверсным входом первогоэлемента И 16, первым входом пятого элемента И 17, входом одновибратора 23 и нулевым входом второго триггера 7, выходкоторого соединен с первым входом шестого элемента И 18, выход которого соединенсо счетным входом счетчика 10, выход одновибратора 23 соединен с нулевым входомсчетчика 10. выход которого соединен совторым входом четвертого элемента ИЛИ19, выход четвертого элемента ИЛИ 19 соединен с единичным входом третьего тригге.ра 8, вход 39 синхронизации устройствасоединен со вторым входом шестого элемента И 18 и вторым входом пятого элемента И 17, выход которого соединен сосчетным входом четвертого триггера 9, выход четвертого триггера 9 соединен со вто. рым входом третьего элемента ИЛИ 20.Назначение основных функциональныхэлементов устройства состоит в следующем.Блок 1 оперативной памяти предназначен для хранения программ и данных многопроцессорной вычислительной системы,Шинные формриователи 2 и 3 служатдля управления двунапралвенной передачей данных между процессорами 40, 41 иблоком 1 оперативной памяти,Мультиплексор 4 арреса предназначендля коммутации кодов адреса, поступающих от процессоров устройства.Мультиплексор 5 обеспечивает коммутацию управляющих сигналов, которые управляют режимами работы блока 1оперативной памяти,1. Триггер 6 предназначен для формирования управляющего сигнала, обеспечивающего доступ к блоку 1 одному из процессоров в режиме одиночного доступа.Триггеры 7, 8 и 9 служат дляформирования управляющих сигналов, обеспечивающих доступ к блоку 1 оперативной памяти двух процессоров в режиме группового доступа к общей памяти. Счетчики 10 формирует управляющийсигнал, переводящий устройство в режимгруппового доступа при поступлении сигнала срочного запроса доступа от одного из5 процессоров,Коммутатор 11 обеспечивает формирование управляющего сигнала, которь 1 й разрешает групповой доступ к общей памятидвум процессорам.10 Коммутатор 12 формирует управляющий сигнал после окончания группового об-.мена данными между процессорами иобщей памятью.Элементы И 13 и 14, И 16, ИЛИ 21 и ИЛИ15 22 служат для деформирования управляю- .щих сигналов в режиме одиночного обменадаными между одним из процессоров и блоком общей памятиЭлементы И 15; И 17, И 18, ИЛИ 19,20 одновибратор 23 формируют управляющиесигналы в режиме группового обмена данными между процессорами и блоком 1 оперативной памяти при наличии сигналовсрочного запроса доступа от процессоров.25 Элемент ИЛИ 20 формирует управляющий сигнал, разрешающий доступ к блокуобщей памяти одному из процессоров. Единичный управляющий сигнал на выходе элемента ИЛИ 20 разрешает доступ к общей30 памяти процесору 40. Нулевой сигнал навыходе разрешает доступ процессору 41,Элемент НЕ 24.служит для формирования сигнала разрешения доступа к общейпамяти процессору 41,35 Работа устройства для сопряжения двухпроцессоров через общую память возможнав следующих режимах, режиме единичногодоступа к оперативной памяти; режименемедлейного группового доступа к опе 40, ративной памяти; режиме отсроченногогруппового доступа к оперативной памяти.В исходном состоянии триггеры 6, 7, 8,9 находятся в нулевом состоянии, Цепи установки в исходное состояние условно не45 показаны.Режим единичйого доступа к оператив-ной памяти.Устройство начинает работу в данном.режиме с выдачи процессором сигнала за 50 проса доступа на первом выходе 27 или сигнала запроса доступа на втором выходе 29,обеспечивая переключение трйггера 6 вединичное состояние, Единичный сигнал свыхода 27 через элемент ИЛИ 21 поступает55 на вход установки в единичное состояниетриггера 6. Разрешающим сигналом дляпрохождения единичного сигнала черезэлемент И 13 и дальнейшего прохожденияна единичный вход триггера 6 является нулевой сигнал, поступающий со второго входа 30 запроса доступа второго процессораи означающий, что данному процессору не требуется срочный доступ к общей памяти.Единичный сигнал с единичного выхода триггера 6 поступает через элементы И 16 и ИЛИ 20 на адресный вход мультиплексора 4адреса и разрешает прохождение кода адреса со входа 25 через мультиплексор 4 адреса на вход блока 1 оперативной памяти (ОП). Разрешающим сигналом для прохождения единичного сигнала через элемент И 16 является нулевой сигнал, поступающий на инверсный вход элемента И 16 с единичного выхода триггера 8, Следует отметить, что единичный и нулевой сигналы на выходе элемента ИЛИ 20 обеспечивают прохождение кода адреса через мультиплексор 4 адреса соответственно со входом 25.и 26 первого и второго процессоров.Единйчный сигнал с выхода элементаИЛИ 20 включает в работу шинный формирователь 2 и обеспечивает коммутацию мультиплексора 5 управления одновременно выдавая на выход 37 сигнал разрешения доступа к общей памяти первому процессору, Процессор;-получив сигнал разрешения доступа, формирует сигналы на выходах 33, 35, выбирая направление передачи данных через шинный формирователь 2 и обеспечивая управление режимом работы блока 1. ОП (записью или считыванием данных).Единичный сигнал, формируемый навыходе элемента ИЛИ 20 и поступающий на адресный вход мультиплексора 5 управления обеспечивает прохождение управляющих сигналов со входом 33, 35 первого - процессора на входы управления чтениемзаписью и обмена блока 1 ОП. По завершении обмена данными процессор 40 снимает сигнал запроса доступа с первого входа 27 или сигнал запроса доступа со второго вхо-, да 29. Устройство готово к обслуживанию запроса от второго процессора.При обращении к блоку 1 второго процессора 41 со входов 28, 30 устройство функционирует аналогичным образом. Триггер 6 переводится в нулевое состояние, Нулевой сигнал с единичного вь 1 хода триггера 6 через элементы И 16, ИЛИ 20 поступает на адресные входы мультиплексора 4 адреса и мультиплексора 5 управления, а также элемента НЕ 24. На выходе элемента НЕ 24 формируется единичный сигнал, который включает шинный формирователь 3 и выдает сигнал разрешения доступа на выход 38второму процессору 41,. При одновременном поступлении сигналов запроса доступа к ОП на первые.входы 27 и 28 триггер 6 сохраняет свое со- стояние(см, фиг.2), осуществляя обслужива или 41 и устройство обслуживает соответственно другой процессор.10 Данный режим функционирования мо 20 25 сигнал с выхода триггера 8 запрещает про 30 хождение сигнала с выхода триггера 6 через элемент И 16 и разрешает прохождение такпочередное обслуживание двух процессо 40 ров, После выдачи или приема одного слова 45 устройства настраиваются на обслуживание другого процессора, который обменивается также одним словом данных с блоком 1. 50 55 нием одного из процессоров аналогичноописаному процессу. После снятия сигнала с первого входа 27 или 28 запроса доступа к блоку 1 процессором 40 или 41, получившим доступ, триггер 6 переключается под воздействием сигнала запроса от одного процессора 40 жет обеспечиваться формированием одним из процессоров сигнала запроса доступа по второму входу 29 или 30, когда другой процессор не требует обслуживания и не формирует сигналов запросов доступа к общей памяти.Режим немедленного группового доступа к оперативной памяти.Данный режим функционирования обеспечивается путем одновременного поступления сигналов запроса доступа к ОП со вторых входов 29 и 30 соответственно от первого и второго процессоров. В результате поступления сигналов на выходе элемента И 15 формируется единичный сигнал,поступающий через элемент ИЛИ 19 на единичный вход триггера 8 и переводящий последний в единичное состояние. Единичный товых импульсов со входа 39 устройства через элемент И 17 на счетный вход триггера 9. С очередным поступлением тактового импульса на вход 39 устройства на выходе триггера 9 поочередно формируются единичные и нулевые сигналы, которые на выходе элемента ИЛИ 20 обеспечивают данных из блока 1 от одного процессора мультиплексоры 4 и 5 и соответствующий шинный формирователь с очередным поступлением тактового импульса на вход 39 Режим остроченного группового доступа.Рассматриваемый режим функционирования устройства устанавливается при наличии сигнала запроса доступа по первому входу от одного процессора и сигнала запроса доступа по второму входу от другого процессора. При этом процессор, требующий срочного обмена данными ожидает доступа к блоку 1 общей памяти не больше допустимого времени. Если время ожидания будет превышать допустимое время доступа, то устройство обеспечивает поочередное обслуживание процессоров. Времяожидания является одинаковым для процессоров и устанавливают счетчиком 10,Рассмотрим работу устройства при выдаче на первый вход 27 сигнала запросадоступа к блоку 1 от первого процессора ипоступлении сигнала запроса доступа. совторого входа 30 от второго процессора. Врезультате поступления данных сигналов навыходе коммутатора 11 формируется единичный сигнал, поступающий на единичныйвход триггера 7 и переводящий последний вединичное состояние. Единичный сигнал сединичного выхода триггера 7 разрешаетпрохождение тактовых импульсов со входа,ми 39 устройства через элемент И 18 на входсчетчика 10, Время ожидания доступа к общей памяти процессором, выдавшим сигналзапроса доступа по второму входу, определяется разрядностью счетчика 10. При переполнении счетчика 10 на его выходеформируется единичный сигнала, проходящий через элемент ИЛИ 19 и переводящийтриггер 8 в единичное состояние, Единичный сигнал с выхода триггера 8 разрешаетпрохокдение тактовых импульсов черезэлемент И 17 и запрещает прохождение сигналов через элемент И 16, а также устанавливает триггер 7 и счетчик 10 в исходное(нулевое) состояние, Причем формированиесигнала установки в исходное состояниесчетчика 10 обеспечивается одновибратором 23 с задержкой,С выхода элемента И 17 на счетный входтриггера 9 начинают поступать тактовые импульсы, которые изменяют его состояние,Единичное и нулевое состояние триггера 9обеспечивает поочередное предоставлениепроцессором общей памяти.Следует отметить, что при поочередном. обслуживании процессоров на выходе коммутатора 12 формируется единичный сигнал, поступающий на нулевой вход триггера8, По окончании режима группового доступак оперативной памяти на выходе коммутатора 12 снимается единичный сигнал, позаднему фронту которого триггер 8 устанавливается в исходное (нулевое) состояние.При поступлении на первый вход 28 сигнала запроса доступа от второго прцоессора и на второй вход 29 сигнала запросадоступа от первого процессора устройствофункционирует аналогично описанномупроцессору,После снятия одним из процессоровсигнала запроса доступа устройство переходит в режим одиночного доступа к опе-ративной памяти, обслуживая другойпроцессор.Данный режим функцийирования мокет быть реализован, если устройство обслуживает один из процессоров. выдавшим сигнал запроса доступа по второму входу, и в этот мом 6 нт формируется сигнал запроса доступа по первому входу, Например, на первый вход 29 поступает сигнал запроса доступа от первого процессора 40, который через элементы И 13 и ИЛИ 21 устанавливает триггер б в единичное состояние, Единич 5 10 ное состояниетритгера б обеспечивает обслуживание первого триггера.40, Если в этот момент приходит сигнал запроса доступа по первому входу 28 от второго процессора 41. то на выходе коммутатора 11 будет формироваться единичный сигнал, устанавливающий триггер 7 в единичное состояние. Единичный сигнал с выхода триггера 7 разрешает прохождение тактовых импульсов 20 через элемент И 18 на счетный вход счетчика 10, обеспечивая отсроченный режим группового доступа к общей памяти,Формула изобретения Устройство для сопряжения двух про- цессоров, содержащее блок оперативной памяти, первый и второй шинные формирователи, мультиплвксор адреса, мультиплексор управления, первый триггер, элемент НЕ, причем первый и второй информационные входьгмультиплексора адреса являются соответственно первым и вторым адресными входами устройства, информационный выход мультиплексора адреса соединен с адресным входом блока оперативной памяти, информационный вход-выход которОго соединен с первыми информационными входами-выходамипервого и второго шинных формирователей; вторые информационные входы-выходы первого и второго 40 шинных формирователей соединены с первь 1 м и вторым входами-выходами данных устройства, первый и второй входы управления чтением-записью устройства соединены соответственно с первыми шинных формирователей и первыми информационными входами первой и второй групп входов мультиплексора управленил, первый и второй входы управления обменом устройства соединены соответственно с вторыми информационными входами первой и второй групп входов мультиплексора управления, первый и второй информационйые выходы которого соединены соответственно с входами управления чтением-записью и управления обменом блока оперативной памяти. выход элемента Н Е соединен с вторым управляющим входом второго шинного формирователя и вторым входом разрешения доступа устройства,50 55 45 .управляющими входами первого и второоо т л и ч а ю щ е е с я тем, что, с целью ментов ИЛИ, четвертый входзапросадоступовышения оперативности обмена данны- паустройства соединен с четвертым входом ми путем обеспечения возможности пооче- первого коммутатора, с прямым и инверсредного пословного обмена даннйми между . ными входами соответственно четвертого и общей памятью и каждым из сопрягаемых с 5 третьего элементов И, с вторым входом втоней процессоров, в него введены второй, рого элемента И, выход которого соединен третий и четвертый триггеры, счетчик, пер- с первым входом четвертого элемента вый и второй коммутаторы, с первого по ИЛИ, с первым инверсным и первым пряшестой элементы И, с первого по четвертый мым входами второго коммутатора, выход элементы ИЛИ, одновибратор, причем пер- .10 первого коммутатора соединен с едивичвыйивторойвходызапросадоступаустрой- ным входом второго триггера, с вторым ства соединены соответственно с первым и инверсным и вторым прямым входами втовторым входами первого коммутатора и с рого коммутатора, выход которого соедипервыми входами соответственно первого и нен с нулевым входом третьего триггера, второго элементов ИЛИ, выходы которых 15 выходтретьеготриггерасоединенсинверсоедйнены соответственно с единичным и сным входом первого элемента И, первым нулевым входами первого триггера, выход входом пятого элемента И, входом одно- . первого триггера соединен с прямым вхо- вибратора и нулевцм входом второготригдом первого элемента И, выходкоторого гера, выход которого соединей с первым соединен-с первым входом третьего эле входом шестого элемента И, выход которо- мента ИЛЙ, выход третьего элемента ИЛИ го соединен со счетным входом счетчика, соединен с адресными входами мульти- вь 1 ход одновибратора соединен с входом плексоров адреса и управления, с вторым сброса счетчика, выход которого соединен с управляющим входом первого шинного вторым входом четвертого элемента ИЛИ; Формирователя, первым выходом разрешевыход четвертого элемента ИЛИ соединен с ния доступа устройства и входом элемента единичным входом третьего триггера, вход Н Е, третий вход запроса доступа устрйоства синхронизаций устройства соединен с втосоединен с третьим входом первого комму- рым входам шестого Элемента И и вторым татара, первым входом второго элемента И, входом пятого элемента И, выход которого с прямым и инверсным входами соответстсоединен со счетным входом четвертого венйо третьего и четвертого элементов И, триггера, выходчетвертоготрйггера совди-" выходы которых соединены соответственно нен с вторым входом третьего элемнета с вторыми входами первого ивторого зле- ИЛИ,,Заказ 4365 . Тираж . -":, -. ПодписноеВНИИПИ Государственного комйтетайо изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., 4/5