Устройство для управления динамической памятью

(19) (11 5 011 С 21 ННОЕ ПАТЕНТНОЕСССРССР ГОСУДАРСТ ВЕДОМСТВ (ГОСПАТЕНТ НИЕ ИЗОБРЕТЕНИ ОП ЛЬСТВУ ОРСКОМУ СВИ счетчик, триггер разрядов адреса, элемент ЗИ-НЕ, два элемента 2 И-НЕ. блок управления записью, мультиплексор адреса, дешифратор синхросигналов столбца, регистр состояния, блок анализа состояния, дешифратор синхросигналов строки, четыре элемента 2 И; адресный вход, вход сигналазаписи, вход сигнала записи байта, вход сигнала запроса обращения, выход сигнала готовности, выходы сигналов записи в младший и старший байты, выход мультиплексированного адреса, выходы синхросигналов строки и столбца, выход сигнала строба записи в регистр считывания. Быстродействие динамической памяти повышается за счет исключения паузы для восстановления заряда ячеек памяти для значительной части обращений в память при считывании информации, а также более ранней установки сигнала готовности при записи информации. 5 ил. восстановления заряда в ячейках памяти после каждого обращения в память или обработки запроса на регенерацию,Наиболее близким к изобретению является устройство управления динамической памятью (Микропроцессорные средства и системы, 1989, М 1, с. 7), содержащее генератор импульсов регенерации, вход тактовых импульсов, блок приоритетного обслуживания, триггер готовности, инвертор, элемент ЗИ, триггер цикла, регистр тактов, двоичный счетчик, триггер разрядов адреса, элемент ЗИ-НЕ, первый элемент 2 ИНЕ, блок управления записью, мультиплексор адрес, дешифратор синхросигналов столбца,21) 4911701/24(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ДИНАМИЧЕСКОЙ ПАМЯТЬЮ ф(57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах на микросхе- мах динамической памяти. Цель изобретения - повышение быстродействия, Устройствосодержит генератор импульсов регенерации, генератор тактовых импульсов, блок приоритетного обслуживания, триггер готовности, инвертор, элемент ЗИ, триггер цикла, регистр тактов, двоичный Изобретенйе относйтся к вычислйтельной технике и может быть использовано в запоминающих устройствах на микросхемах динамической памяти,Известно устройство управления динамической памятью (Микропроцессорные средства и системы, 1986, М 3, с. 75), содержащее генератор импульсов регенерации, вход тактдвых импульсов, двоичный счетчик адреса регенерации, мультиплексор адреса, дешифратор синхросигналов столбца, блок приема и арбитража запросов на обращейие в память и регенерацию памяти:Недостатком данного устройства является его невысокое быстродействие, связанное с выделением времени для 1783582 А 1Недостатком этого устройства является нерации блока приоритетного обслуживаего невысокое быстродействие при считы- ния подключен к счетному входу двоичного вании информации, Это связано с тем, что счетчика, выход сигнала регенерации блока при обращении к любому банку памяти подключен к входуинвертора, первомувхо(группе выбираемых одновременно микро ду элемента ЗИ-НЕ и входусигнала регенесхем) синхросигнал строки РА подается на рации блока управления записью, выход микросхемы всех банков памяти, Поэтому сигнала занятости блока соединен с вторым следующее (или регенерация) допустимо входом элемента ЗИ, выход сигнала уста- только после паузы, необходимой для вос- новки блока подключен к входу установки становления заряда в ячейках памяти стро триггера готовности, вход запроса обращеки матрицы ячеек памяти микросхем, к ния к памяти блока объединен с входом которой было обращение, Время восстанов- сброса триггера готовности и является вхоления заряда, например, для микросхем дом сигнала запроса обращения к памяти Х 565 РУ 5, К 565 РУ 7 составляет до 40-50% от устройства, выход триггера готовности яввремени цикла обращения. Кроме того, при 15 ляется выходом сигнала готовности устройвыполненииоперациизаписиответныйсиг- ства, выход элемента ЗИ подключен к нал окончания операции формируется уст- синхровходу триггера цикла, на информациройством лишь после окончания онный вход которого подан уровень логичесинхросигналов строки и столбца, хотя в ской единицы, выход триггера цикла соответствии с техническими характеристи подключен к входу первого разряда регистками для большинства микросхем динами- ра тактов, прямые выходыпервого, второго ческой памяти. в том числе отечественной и третьего разрядов регистра тактов подсерии К 565, подача входных данных, адреса ключены соответственно к входам второго, и сигнала записи может быть прекращена третьего и четвертого разрядов регистра вскоре после подачи переднего фронта син тактов, прямой выход первого разряда регихросигнала столбца САЯ. Поэтому извест- стра тактов соединен с вторым входом эленое устройство обладает низким мента ЗИ-НЕ, первым входом первого быстродействием также при выполнении ,элемента 2 И-НЕ, информационным входом операции записи информации.Предлагае- триггера разрядов адреса и первым такта. мое устройство устраняет отмеченные недо вым входом блока управления записью, прястатки. мой выход второго разряда регистра тактовЦелью изобретения является повыше- подключен к третьему входу элемента ЗИ- ние быстродействия устройства, НЕ, выход которого соединен с входом разУказанная цель достигается тем, что ус- решения работы дешифраторв тройство для управления динамической па синхросигналов столбца, а также является мятью, содержащее генератор импульсов выходом строба записи в регистр считыварегенерации, генератор тактовых импуль- ния устройства, прямой выход четвертого сов, блок приоритетного обслуживания, разряда регистра тактов соединен с вторым триггер готовности, инвертор, элемент ЗИ, вхОдом первого элемента 2 И-НЕ, выход ко. триггер цикла, регистр тактов, двоичный 40 торого подключен к входу сброса триггерв счетчик, триггер разрядов адреса, элемент цикла, выходы дешифратора синхросигнФ ЗИ-НЕ, первый элемент 2 И-НЕ, блок управ- лов столбца являются выходами синхросиг. ления записью, мультиплексор адреса, де- налов столбца устройства, второй тактовый шифратор синхросигналов столбца, причем вход блока управления записью подключе выход генератора импульсов регенерации 45 к инверсному выходу третьего разряда реги- подключен к входу запроса регенерации стра тактов, первый и второй выходы блока блока приема и арбитража запросов, пря- управления записью являются соответстмой выход генератора тактовых импульсов венно выходами управления записью в подключен к входу прямых тактовых им- младший и старший байты памяти, выход пульсов блока приоритетного обслужива инвертора подключен к первому управляюния, первому входу элемента ЗИ и щему входу мультиплексора адреса, второй синхровходу триггера разрядов адреса, ин- управляющий вход которого соединен с вы версный выход генератора тактовых им- ходом триггера разрядов адреса, первый пульсов подключен к входу инверсных информационныйвходмультиплексорэ ад тактовых импульсов блока приоритетного 55 реса является входом адресных разрядов обслуживания и синхровходу регистра так- столбца устройства, второй информацион тов, выход тактового сигнала адреса рее- ный вход мультиплексора адреса является нерации блока приоритетного входом адресных разрядов строки устройст обслуживания и синхровходу регистра так- ва, третий и четвертый информационныг тов, гыход тактового сигнала адреса реге входы мультиплексора адреса ОЬ.,единени подключены к входу двоичного счетчика, выход мультиплексора адреса является выходом мультиплексированного адреса устройства. дополнительно содержит регистр состояния, блок анализа состояния, дешифратор синхросигналов строки, второй элемент 2 И-НЕ, первый, второй, третий и четвертый элементы 2 И, причем первый, второй и третий информационные входы регистра состояния являются соответственно первым, вторым и третьим разрядами адреса памяти устройства, четвертый и пятый информационные входы регистра состояния являются соответственно входом сигнала записи и входомсигнала записи байта устройства, шестой информационный вход регистра состояния соединен с выходом инвертора, выход первого, пятого и четвертОго разрядов регистра состояния соответственно с входами младшего разряда адреса. сигнала записи байта и сигнала записи блока управления записью, Выходы второго, третьего, четвертого и шестого разрядов регистра состояния подключены соответственно к первому и второму входам хранимого адреса, входу сигнала записи и первому входу сигнала регенерации блока анализа состояния, первый и второй входы следующего адреса блока анализа состояния являются соответственно вторым и третьим разрядами адреса памяти устройства. первый, второй и третий тактовые входы блока анализа состояния подключены соответственно к прямым Выходам первого и второго разрядов и инверсному выходу второго разряда регистра тактов, второй вход сигнала регенерации блока анализа состояния подключен к выходу инвертора. вход синхросигнала строки подключен к инверсному выходу первого разряда регистра тактов, вход сброса блока анализа состояния подключен к выходу первого элемента 2 И-НЕ, выход разрешения цикла блока анализа состояния соединен с третьим входом элемента ЗИ. а выход сброса блока анализа состояния соединен с входом сброса блока приоритетного обслуживания, первый вход второго элемента 2 И-НЕ подключен к выходу инвертора. его второй вход соединен с прямым выходом первого разряда регистра тактов, первый информационный вход дешифратора синхросигналов строки обьединен с первым информационнь,м входом дешифратора синхросигналов столбца и подключен к выходу второго разряда регистра состояния, второй ин 1 юрмационный вход дешифратора синхросигналов строки объединен с вторым ин 1 ор 1.щионным входом дешифратора синхросп палов столбца и подключен к выходу гр 1.,д г разряда регистра состояния, вход разрешения Оаботыдешифратора синхросигналод строки подключен к инверсному выходу первого разрч 5 да регистра тактов, первый, второй, третийи четвертый выходы дешифратора синхросигнала строки подключены к первым входам соответственно первого, второго,третьего и четвертого элементов 2 И, выходы10 которых яВляются Выходами еинхросигндлов строки устройства, первые входы первого, второго, третьего и четвертого элементов2 И объединены и подключены к выходу второго элемента 2 И-НЕ.15 На Фиг, 1 приведена функциональнаясхема устройства для управления динамической памятью, на фиг. 2 - схема блока приоритетного обслуживания; на фиг. 3 - схемаблока анализа состояния; на Фиг, 4 - схема20 блока управления записью; на Фиг. 5 - временные диаграммы сигналов предлагаемого устройства,Показанный на фиг, 1 пример выполнения устройства дан для случая управления25 динамической памятью, имеющей четыребанка памяти и осуществляющей чтениедвухбайтовых слоев и запись одно- и двухбайтовых слов. Для управления памятью сбольшим числом банков памяти и записью30 большого числа байтов необходимо соответственно увеличить число разрядов регистра состояния для хранения адресныхразрядов и сигналов управления байтами иувеличить число входов и выходов дешифра 35 торов синхросигналов строки и столбца, атакже. внести соответствующие изменения вблок управления записью и блок анализасостояния.Устройство управления динамической40 памятью (фиг.1) содержит генератор импульсов регенерации 1, генератор тактовыхимпульсов 2, блок приоритетного обслуживания 3, триггер готовности 4, инвертор 5,элемент ЗИ 6, триггер цикла 7, регистр так 45 тов 8, двоичный счетчик 9, триггер разрядовадреса 10, элемент ЗИ-НЕ 11. первый элемент 2 И-НЕ 12, блок управления записью13, мультиплексор адреса 14, дешифраторсинхросигналов столбца 15, регистр состоя 50 ния 16, блок анализа состояния 17, дешифратор синхросигналов строки 18, второйэлемент 2 И-НЕ 19, первый 20, второй 21,третий 22 и четвертый 23 элементы 2 И,Адрес обращения к памяти АОР посту 55 пает на вход 24 устройства. Сигналы записиВ/ВН и записи байта ВУТЕН поступают навходы 25 и 26 устройства. Сигнал запросаобращения М 8 подается на вход 27 устройства, а сигнал готовности памяти СЯ выдается на выходе 28 устройсгва, Вдинамическую память цз устрой:тяп посту.10 20 25 30 35 40 45 50 55 пают следующие сигналы: записи в младший И/ЕО и старший ЧЧЕ 1 байт с выходов 29 и 30 соответственно, мультиплексированного адреса АМ с выхода 31, синхросигнал строки с одного из выходов 32, синхросигнал столбца с одного из выходов 33, строб записи в регистр считывания ЮВ с выхода 34.Блок приоритетного обслуживания 3 (фиг, 2) содержит О-триггеры 35-38, элементы 2 И-НЕ 39-45, инвертор 46 и элемент 2 И 47,Блок анализа состояния 17 (фиг, 3) содержит элемент сравнения 48, элемент ЗИЛИ 49, элемент 2 И-НЕ 50, элементы 2 И 51 и 52, инверторы 53 и 54, элемент 2 И 2 ИЛИ-НЕ 55.Блок управления записью 13 (фиг. 4) содержит инвертор 56, элементы 2 И-НЕ 57 и 58, элемент ЗИ 59, элементы 2 И-НЕ 60 и 61,.Устройство для управления динамической памятью может находиться в трех режимах; ожидания, обработки запроса и паузы,В режиме ожидания все управляющие элементы устройства находятся в исходном (пассивном) состоянии: триггер цикла 7 сброшен в "0", покрайней мере первые двэ разряда регистра 8 установлены в "0". триггер готовности 4.сброшен в "0", в блоке приоритетного обслуживания 3 триггеры 35 и 36 установлены в "1", а триггеры 37 и 38 сброшены в "0", В динамическую память из устройства управляющие сигналы не подаются.В режиме обработки запроса осуществляется управление выполнением операциями чтения, записи или регенерации.Обращение в память (чтение или запись) инициируется переходом сигнала запроса обращения МЯ нэ высокий уровень.Запрос на обращение устанавливает триггер 36 в "0". Очередной положительный фронт тактового импульса С КН записывает "1" в триггер 38. В результате триггер на элементах 2 И-НЕ 43 и 44 (фиг. 2) устанавливается в состояние "обращения в память", при котором сигнал регенерации ВЕР равен "1" и сигнал занятости ВУЯУН также равен "1". В результате очередной тактовый сигнал С( КН через элемент ЗИ 6 устанавливает триггер цикла 7 в "1". Мультиплексор адреса 14 пропускает на выход АМ разряды .строки адреса памяти, которые поступают в память нэ адресные входы микросхем,Кроме того, сигнал с выхода элемента ЗИ 6 фиксирует в регистре состояния 16; младшие разряды адреса АОВО-АОВ 2, сигнал ЮЯН, записи байта ВУТЕН и тип обращения - . сигнал ВЕРН, равный в данном случае "0". Через полтакта импульс запишет"1 "в первый разряд регистра тактов 8, которая будет с каждым тактом СК продвигаться к старшим разрядам. Сигнал с инверсного выхода первого разряда используется для формирования синхросигнала строки ВАЯ(., а сигнал с выхода второгоразряда определяет начало синхросигнала столбца САЗ. При этом выбор одного изчетырех банков памяти определяется разрядами А 1 и А 2 адреса памяти, хранимыми врегистре 16. После записи "1" в первый разряд регистра 8 следующий импульс С(.КН установит в "1".триггер 10, в результате чегомультиплексор 14 начинает передавать на выход мультиплексированного адреса АМ разряды столбца адреса памяти.При установке в "1" четвертого разряда регистра тактов 8 сигнал сброса ВЗ(. с выхода элемента 2 И-НЕ 12 сбрасывает триггерцикла 7 в "0", а очередной импульс СК записывает "0" в первый разряд регистра тактов 8, что вызывает окончание синхросигналов ВАЯ и СА 31,При выполнении записи байта сигналыЮВН и ВУТЕН равны "1", Зафиксированныев регистре состояния 16, эти сигналы ЮН и ВН поступают в блок управления записью 13 (фиг. 4). Если младший разряд адреса АО равен "0", то сигнал записи низкого уровня появляется на выходе записи младшего байта В/ЕО, а если АО равен "1", -то на выходезаписи старшего байта ЮЕ 1( Если же выполняется запись слова, т.е. ВН равен "0", то сигнал "1" с обоих выходов элементов 57 и 58 формирует сигнал разрешения записи для обоих байтов. Начало и окончание сигнала записи ЮЕ определяется сигналами ООН и 02(. с прямого первого и инверсного третьего разрядов регистра тактов 8, Привыполнении регенерации сигнал ВЕЕ(. равен "0" и формирование ЧЧЕ(. запрещено,При выполнении операции чтения сигнал И/Н равен "0" и сигнал сброса ВЯ в блоке анализа состояния 17 (фиг. 3) через инвертор 54 и элемент 55 поступает на выход блока в виде сигнала ВЕЗ и через инвертор 46 (фиг, 2) и элемент И 47 при поступлении импульса С КН сбрасывает триггер 36 в "1", сбрасывая обслуженный запрос на обращение в память, Одновременно сигнал установки 3 устанавливает триггер готовности 4 в "1", информируя сигналом готовности ЯЯ источник запроса оготовности считанной информации. Одновременно в блоке анализа состояния 17 анализируется выполняемая текущая и следующая запрашиваемая операция. Еслиследующий запрос происходит в том же банке памяти, что и текущий, т,е, на выходе10 15 20 30 35 40 45 50 элемента сравнения 48 (фиг, 3) - сигнал "1" совпадения разрядов адреса, либо текущий или следующий запросы являются запросами регенерации и, соответственно, ВЕН или ВЕРН равны "1", то до появления уровня "0" на прямом выходе О 2 Н регистра тактов на выходе элемента 50 - сигнал "1", а на выходе элемента 51 - сигнал "0", Следовательно, элемент ЗИ 6 будет закрыт сигналом "0" и обработка следующего запроса не начнется до окончания паузы. В соответствии с фиг.5 установка триггера 7 будет возможна только положительным фронтом восьмого импульса С КН, Если же нет обслуживания или запроса регенераций, либо следующее обращение производится к другому банку памяти, в отличие от текущего обращения, то на выходе элемента 50 - сигнал "1" и сигнал ЕМСН формируется по синхросигналу. В данном случае пауза на восстановление заряда не нужна и обработка следующего запроса может начаться, как показано на фиг.5, уже по фронту шестого импульса С 1 КН,Если выполняется запись информации, то сигнал ЮН равен "1" и сигнал сброса ВЕБ(.можно установить вскоре после подачи синхросигнала столбца САЯ (фиг, 5). Длительность этого сигнала формируется элементом 52 (фиг. 3), В результате сигнал готовности ЯЯ появляется по фронту третьего импульса С.КН, существенно сокращая цикл операции записи для источника запроса, Разумеется, как и для операции чтения, обработка следующего запроса в устройстве после операции записи может быть начата только после установки сигнала ЕИСН в "1".Операция регенерации инициируется тактовым импульсом регенерации ТВР с выхода генератора импульсов регенерации 1, который устанавливает триггер 35 в "0", а импульсом С.К триггер 37 устанавливается в "1", Частота генератора регенерации определяется из расчета обеспечения регенерации каждой строки микросхем памяти в период регенерации, определяемый техническими условиями на микросхему. В результате на выходе блока 3 устанавливается сигнал занятости ВУЯУН, равный "1", и осуществляется выдача сигнала ВАЯ, Однако уровень "0" сигнала ВЕР запрещает формирование синхросигнала САБЕ, а ВЕРН, равный "1", через элемент 2 НЕ 19 формирует синхросигналы ВАБ одновременно для всех банков памяти. Сигнал В Е РН также переключает мультиплексор 14 для передачи на вход АМ адреса регенерации с выхода счетчика 9. Одновременно сбросом запроса на регенерацию в триггера. 37 и 35 (фиг. 2) сигналом ВЕЗ формируе ся тактовый сигнал увеличения адреса регенерации ТАВР,увеличивающего содержимое счетчика 9 наединицу,Таким образом, в данном устройстве значительная часть обращений в память для чтения информации не потребует введения паузы для восстановления заряда ячеек памяти. Как видно из фигуры 5, период обработки обращений сокращается-с 6,5 до 4,5 периодов тактовой частоты, т.е. на 30. Это заметно повышает быстродействие памяти. При выполнении операции записи дополнительное повышение быстродействия достигается также за счет более ранней установки сигнала готовности устройства.Формула изобретения Устройство для управления динамической памятью, содеркащее генератор импульсов регенерации, генератор тактовых импульсов, блок приоритетного обслуживания, триггер готовности, инвертор, элемент ЗИ, триггер цикла, регистр тактов, двоичный счетчик, триггер разрядов адреса, элемент ЗИ-НЕ, первый элемент 2 И-НЕ, блок управления записью, мультиплексор адреса, дешифратор синхросигналов столбца, причем выход генератора импульсов регенерации подключен к входу запроса регенерации блока приоритетного обслуживания, прямой выход генераторатактовых импульсов подключен к входу -прФмьгх тактовых импульсов блока приоритетного обслуживания, первому входу элемента ЗИ и синхровходу триггера разрядов адреса, инверсный выход генератора тактовых импульсов подключен к входуинверсных тактовых импульсов блока приоритетного обслуживания и синхровходу регистра тактов, выход тактового сигнала адреса регенерации блока приоритетного обслуживания подключен к счетному входу двоичного счетчика, выход сигнала регенерации блока приоритетного обслуживания подключен к входу инвертора, первому входу элемента ЗИ-НЕ и входу сигнала регенерации блока управления записью, выход сигнала занятости блока приоритетного обслуживания соединен с вторым входом элемента ЗИ, выход сигнала установки блока приоритетного обслуживания соединен с входом установки триггера готовности, вход запроса обращеНия к памяти блока приоритетного обслуживания соединен с входом сброса триггера готовности и является входом сигнала запроса обращения к памяти устройства, выход триггера готовности является выходом сигнала готовности устройства, выход элемента ЗИ подключен к синхровходу триггера цикла, информационный вход которого является входом логической единицы устройства, выход триггера цикла соединен с входом первого разряда регистра тактов, прямые выходы разрядов с первого по третий которого подключены соответственно к входам разрядов с второго по четвертый регистра тактов, прямой выход первого разряда которого соединен с вторым входом элеменга ЗИ-НЕ, первым входом первогоэлемента 2 И-НЕ, информационным входом триггера разрядов адреса и первым тактовым входом блока управления записью, прямой выход второго разряда регистра тактов подключен к третьему входу элемента ЗИ-НЕ, выход которого соединен .с входом разрешения работы дешифратора синхросигналов столбца и является выходом строба записи устройства, прямой выход четвертого регистра тактов соединен с вторым входом первого элемента 2 И-НЕ, выход которого подключен к входу сброса триггера цикла, выходы дешифратора синхросигналов столбца являются одноименными выходами устройства, второй тактовый вход блока управления записью подключен к инверсному выходу третьего разряда регистра тактов, первый и второй выходы блока управления записью являются соответственно выходами управления записью в младшийи старший байты памяти устройства, выход инвертора под-. ключен к первому управляющему входу мультиплексора адреса, второй управляющий вход которого соединен с выходом триггера разрядов адреса, первый информационный вход мультиплексора адреса является входом адресных разрядов столбца устройства, второй информационный вход мультиплексора адреса является входом адресных разрядов строки устройства, третий и четвертый входы мультиплексора адреса объединены и подключены к входу двоичного счетчика, выход мультиплексора адреса является выходом мультиплексированного адреса устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены регистр состояния, блок анализа состояния, дешифратор синхросигналов строки, второйэлемент 2 И-НЕ, элементы 2 И с первого по четвертый; причем первый, второй и третий информационные входы регистра состояния объединены, являются информационными входами устройства, четвертый и пятый информационные входырегистра состояния являются соответственно входом сигнала записи и входом сигналазаписи байта устройства, шестой информа ционный вход регистра состояния соединенс выходом инвертора, выходы первого, четвертого и пятого разрядов регистра состояния соединены соответственно с входами младшего разряда адреса, сигнала записи 101520 2530354045 50 байта и сигнала записи блока управления записью, выходы второго, третьего, четвертого и шестого разрядов регистра состоянияподключены соответственно к первому и второму входам адреса, входу сигнала записи и к первому входу сигнала регенерацииблока анализа состояния, третий и четвертый входы адреса которого объединены иподключены к информационному входу устройства, первый, второй и третий тактовые входы блока анализа состояния подключены соответственно к прямым выходам пер-вого и второго разрядов и инверсному выходу второго разряда регистра тактов,. второй вход сигнала регенерации блока анализа состояния подключен к выходу инвер-,тора, вход синхросигнала строки блока анализа состояния подключен к инверсномувыходу первого разряда регистра тактов, вход сброса блока анализа состояния подключен к выходу первого элемента 2 И-НЕ, выход разрешения цикла блока анализа состояния соединен с третьим входом элемента ЗИ, а выход сброса блока анализасостояния - с входом сброса блока приоритетного обслуживания, первый вход второго элемента 2 И-НЕ подключен к выходу инвертора, второй вход, второго элемента 2 И-НЕ,. соединен с прямым выходом первого разряда регистра тактов, первый и второй информационные входы дешифратора синхросигналов строки соединены с соответствующими входами дешифратора синхросигналов столбца и подключены соответственно к выходам, второго и третьего разрядов регистра состояния, вход разрешения дешифратора синхросигналов строки подключен к инверсному входу первого разряда регистра тактов, выходы дешифратора синхроси гнала строки подключены соответственно к первым входам элементов 2 И, выходы которых являются выходами синхросигналов строки устройства, вторые входы элементов 2 И объединены и подключены к выходу второго элемента 2 И-НЕ,Производствен ат "Патент", г. Ужгород, ул.Г а, 10 тельский ко Заказ 4519 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб 4/5