Процессор быстрых дискретных преобразований

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1725227 А 1 19) 51)5 8 06 Р 15 ГОСУДАРСТВЕ ННЫЙПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР МИТЕТОТКРЫТИЯМ ПИСАНИЕ ИЗОБРЕТЕН ВИДЕТЕЛ ЬСТ АВтоРСКО НЫХ ель- бра- ляет ые ст(21) 4773584/24(71) Ленинградский механический инс(56) Авторское свидетельство СССРМ 1278884, кл, О 06 Р 15/332, 1984.Авторское свидетельство СССРВ 1313351, кл. 6 06 Е 15/332, 1986,(54) ПРОЦЕССОР БЫСТРЫХ ДИСКРЕТПРЕОБРАЗОВАНИЙ(57) Изобретение относится к вычислиной технике, в частности к цифровойботке сигналов, Изобретение позе Изобретение относится к вычислительной технике и может быть использовано припостроении устройств цифровой обработкисигналов.Целью изобретения является повышение быстродействия и расширениефункциональных возможностей за счет вычисленияпреобразования Хартли, весовых функций имодуля преобразований.На фиг.1 - 3 представлены структурнаясхема и алгоритмы процессора БПФ.В табл.1 - 4 представлены временндиаграммы различных режимов работы уройства,Устройство состоит из двух блоков 1 и2 памяти, двух блоков 3 и 4 постояннойпамяти, сумматора-вычитателя 5, пяти регистров 6 - 10, регистра 11 микрокоманд,счетчика 12, тактового генератора 13, шести мультиплексоров 14-19, трех триггереализовать гнездовые алгоритмы быстрых преобразований Фурье и Хартли со спектральными весовыми функциями и модулями комплексных коэффициентов ДПФ с введением программируемого блока формирования адресов и сигналов управления. Цель изобретения - повь) шение быстродействия. Для этого процессор содержит два блока памяти, блок управления, арифметический блок, содержащий шесть мультиплексоров, пять регистров, сумматор-вычитатель, узел постоянной памяти, три триггера, два дешифратора и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, 3 ил 5 табл. ров 20-22, дешифратора 23 кода операции, схем ИСКЛ ЮЧАЮЩЕЕ ИЛИ 24 и 25, ИЛ И 26, И 27 и 28, дешифратора 29 выбора операндов, внешних выходов 30-32 и внешних входов 33 - 36.При этом выход тактового генератора 13 соединен со счетным входом счетчика 12, выход которого соединен с входом блока 3 постоянной памяти, соединенного выходом с входом регистра 11 микрокоманд. Выходы блоков 1 и 2 памяти объединены и соединены с внешним выходом 30 и с одним из информационных входов мультиплексора 14, выход которого последовательно через регистры 6 и 7 соединен с одним из информационных входов мультиплексора 19, соединенного выходом через регистр 8 с первыми информационными входами мультиплексоров 15 и 16, выходы которых соединены с входами1725227 25 30 35 40 45 50 М .= + 1, М = + 1; 55 М = + а, М = +)а; данных сумматора-вычитателя 5, соединенного выходом данных через регистр 9 с одним из информационных входов мультиплексора 17, второй информационный вход которого соединен через блок по стоянной памяти также с выходом регистра 9, Выход мультиплексора 17 через регистр 10 соединен с вторым информационным входом мультиплексора 14 и с одним из информационных входов мультиплексора 18, 10 выход которого соединен с объединенными входами данных блоков 1 и 2 памяти. Вход 35 данных соединен с вторым информационным входом мультиплексора 18. Адресные и управляющие чт,зп-входы блоков 15 памяти, управляющие входы мультиплексоров 14, 19, 17 и 18, часть входов дешифратора 23 кода операции и дешифратора 29 выбора операнда, выходы 31 и 32 соединены с соответствующими выходами регистра 20 11 микрокоманды. Старшие (знаковые) разряды регистров 6 и 7 объединены на входах схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 24, выход которой соединен с входом первого, триггера 22, и с одним из входов дешифратора 23 кода операции, соединенного выходом с управляющим входом сумматора-вычитателя 5. Выход дешифратора выбора операндов соединен с управляющими входами мультиплексоров 15 и 16, информационные входы которых соединены с соответствующими выходами регистров 6 - 10. Внешние входы 33, 34 и 36 соединены с входами соответствующих схем И 27 и 28 и схем ИЛИ 25 и 26,соединенных выходами с управляющими входами счетчика 12. Входы триггеров 20 и 21 соединены с выходами, соответствующими признакам результата операции сумматора-вычитателя 5,Рассмотрим работу устройства в соответствии с временными диаграммами, отражающими различные режимы (табл.1 - 4). Заметим, что табл,1 - 4 представляют собой таблицы занятости и являются эквивалентом временной диаграммы работы устройства,При включении питания схема начальной установки блока управления формирует импульс "Начальная установка", который сбрасывает счетчик микрокоманд (МК). Начиная с нулевого адреса в ПЗУ МК, расположена микропрограмма ввода данных в ОЗУ процессора. Во время ввода данных бит Готовность ввода" устанавливается в "0", что сигнализирует внешнему источнику данных о том, что процессор готов принять данные, Если данные сформированы, то источник данных устанавливает сигнал "Требование ввода" в "0". Если процессор установил сигнал "Готовность ввода" при "1" на входе "Треб, ввода", то на выходе вентиля И-ИЛИ устанавливается "1" и счетчик МК не будет. принимать тактовые импульсы, пока сигнал "Треб, ввода" не станет равным "0". После этого с каждым тактом источникданных выставляетданные на входе процессора, который, формируя сигналы записи и адреса, записывает данные в свое ОЗУ, Если скорость поступления данных ниже тактовой частоты, то источник данных может синхронизировать процессор, устанавливая сигнал "Треб, ввода" в "1".Вывод данных осуществляется аналогично, но для синхронизации обмена служат сигналы "Треб. вывода" и "Готов", т,е. для выполнения микропрограммы ввода (вывода) данных необходимо как минимум 2 М+ 1 тактов (М тактов для действительной и М - для мнимой частей).После выполнения микропрограммы ввода выполняется микропрограмма БПФ, вычислений "окна" и модулей комплексных взвешенных коэффициентов, а затем - микропрограмма вывода данных, По окончании вывода формируется сигнал сброса счетчика ИК и вводится новый входной вектор,Микропрограммы, выполняемые предлагаемым устройством, не содержат циклов и условных переходов, поэтому на выходе регистра МК устанавливается индивидуальное для каждого такта управляющее слово, что позволяет оперативно менять временную диаграмму от одной базовой операции к другой, не имея для этого специальных аппаратных средств, Блок памяти процессора представляет собой дуальный буфер, каждый банк которого имеет свои сигналы управления 4 т, Зп, ВК и адрес, такжеформируемые микропрограммно. Два банка блока памяти работают в противофазе: когда в один из них производится запись данных, с второго производится считывание. В любом такте имеется возможность считать, записать данные по любому адресу памяти или не обращаться к нему, формируя задержку на целое число тактов.Рассмотрим работу устройства по следующим базовым операциям:базовая операция БПФ с тривиальными множителями, равным базовая операция БПФ с произвольным вещественным или мнимым множителями оконные функции: окно Хэннинга, модульнокомбинированное окно;вычисление модуля комплексного числа.Будем полагать, что все операции записи в регистры осуществляются по переднему фрону ТИ,Базовая операция БПФ представляет собой операцию видаВе(а ) = Ве(а) + Ве(Ь);Ве(Ь) = (Ве(а) - Ве(Ь М;1 а(а ) = 1 а(а) + а(Ь);а(Ь") = (а(а) - а(Ь М,где М - мнимый либо вещественный поворачивающий множитель.Табл.1 занятости соответствует выполнению базовой операции БПФ с М =.1. Рассмотрим выполнение этой операции по тактам.Такт 1, Считывание Ве(а) из ОЗУ, Такт 2. Запись Ве(а) с Рег,6, считывание из ОЗУ Ве(Ь).Такт 3. Запись Ве(а) в Рег.7, запись Ве(Ь) в Рег.6, подготовка записи Рег.7 в Рег.8, для этого мультиплексор 19 коммутируется на Вх.2 под управлением сигнала а 11 от БУ, сложение на сумматоре-вычитателе 5: Ве(а) + Ве(Ь), Для выполнения этой операции на входы КОП сумматора-вычитателя подается код, соответствующий операции сложения, мультиплексоры 15 и 16 выбирают операнды Рег.6 и Рег.7 под управлением сигналов а 9, поступающих от БУ через дешифратор выбора операндов на адресные входы мультиплексоров.Такт 4. Запись Ве(а) в Рег.8, запись Ве(Ь) в Рег.7, запись 1 а(а) в Рег.6, считывание из ОЗУ 1 в(Ь), запись Ве(а ) = Ве(а) + Ве(Ь) с выхода сумматора-вычитателя 5 в Рег.9, вычитание Ве(а) - Ве(Ь) (в качестве операндов выбираются Рег.8 и Рег.7), подготовка мультиплексора 17 для записи выхода Рег.9 в Рег.10 (для этого БУ выдает соответствующий управляющий сигнал на выход а 9).Такт 5. Запись Ве(а ) в Рег.10 и затем в ОЗУ через мультиплексор 18, запись Ве(Ь ) = Ве(а) - Ве(Ь) в Рег.9., сложение 1 а(а) + 1 а(Ь), запись 1 а(а) в Рег.7, запись 1 в(Ь) в Рег,6.Такт 6. Запись Ве(Ь ) в Рег.10 и затем в ОЗУ, запись 1 в(а ) в Рег.9, вычитание 1 а(Ь ) = 1 а(а) - а(Ь), запись а(а) в Рег.8, запись в(Ь) в Рег,7, подготовка мультиплексора 17 для записи из Рег.9 в Рег,10.Такт 7. Запись а(Ь ) в Рег,9, запись а(а ) в Рег.10 и в ОЗУ,Такт 8, Запись 1 а(Ь) в Рег.10 и вО 3 У.Эта операция занимает восемь ТИ, но сучетом конвейерной обработки следующая 5 операция может быть начата после четырехТИ от начала выполнения.Рассмотрим базовую операцию БПФ спроизвольным поворачивающим множителем. Так как устройство предназначено для 10 выполнения гнездовых и простых множителей алгоритмов БПФ, то число разнотипных множителей при ограниченной длине преобразования М120 составляет от 1 до 6.Так, для длин БПФ 8 и 12 требуется умноже ние на один тип множителя соответственно/2 /2 и ГЗ /2. Произведения всех чисел на эти множители могут быть вычислены заранее и размещены в ПЗУ, поэтому алгоритм такого рода отличается от алгоритма для 20 множителя равного 1 только управляющимисигналами для мультиплексора 17, формируемыми на выходах БУ (см. табл.2),Окно Хэннинга в частотной областиимеет вид25Ук = - (Хк -- (Хк- + Хк+ =1 12 2=1/4 (бк- - бк),301%(= - (1 бк1-1 бк 1),4где бк = Х- Хь бк=1 Х1 - 1 Х+11, 35 (1 У 1) - компенсационная последовательность для ( Ук 1)к-оВ табл,4 представлена диаграмма занятости в приведенных обозначениях, причем для вычисления каждого нового Ук исполь зуется бк, уже вычисленное для Ук, чтопозволило сократить время для вычисления каждого нового У до двух тактов.Вычисление модуля комплексного числа производится по приближенной форму ле, напримерАлгоритм вычисления модуля имеет следующий вид (в соответствии с табл.З).Определить знак йэь в произведении 55 аЬ:Иаь = О, если а Ь 0, йаь= 1, еслиа Ь 0.Если а Ь О, то выполнить а - Ь и запомнить бит переноса С-ь, если аЬ О, то вы 1725227полнить а+ Ь и запомнить бит знака суммыча+ЬСформировать признак того, чтоа Ы, следующим образом: Ь = Йаь Са-Ь + ЙаЬ (Йа Ма-Ь) Если Ь = О, то выполнить а/2 юЬ, иначе а т Ь/2, где- операция, выбираемая в зависимости от знаков а и Ь,Если а, ЬО, тосоответствует операции "+",если аО, Ьа - операции а/2 - Ь (а - - Ь/2),если а О, ЬО, то а/2 + Ь ( - а+ Ь/2), если а О, Ь О, то-а/2 - Ь(-а - Ь/2).Для реализации изложенного алгоритма в микрокоманде, управляющей работой устройства, заведены следующие биты СИО: Яо, Я 1, Во, й 1, выбор операндов для первого и второго входов сумматора-вычитателя (биты а 9 БУ на фиг.1), (СОРо, СОР 1, СО Р 2) - код операции сумматора-вычитателя (биты а 1 о БУ на фиг,1),Дешифратор 29 выбора операндов работает в двух режимах: условного и безусловного выбора операндов в зависимости от бита СКО,В режиме условного выбора операндов бит СМО = 0 в качестве операнда для сумматора-вычитателя выбирается а/2 и Ь (если Ь= 0) или Ь/2 и а (если Ь= 1). В режиме безусловного выбора операндов бит СИО = 1 и значение не влияют на выбор операндов.Условный выбор операндов осуществляется, если СОР(а 1 о) = 111. В этом случае СОР для сумматора-вычитателя выбирается в зависимости от знаков операндов,Знаки индицируются двумя битами; знак аЬ и знак а.Логика выбора КОП приведена в табл,5.В режиме безусловного выбора КОП знаки аЬ и а не влияют на выбор КОП для сумматора-вычитателя, который определяется только битами а 1 о, принимающими значения от 0002 до 1102,Условный выбор КОП сумматора-вычитателя реализован в дешифраторе выбора операндов 23. Формула изобретения Процессор быстрых дискретных преобразований, содержащий два блока памяти, блок управления и арифметический блок, выход которого подключен к информационным входам первого и второго блоков памяти, выходы которых подключены к 5 10 15 20 25 30 35 40 45 50 55 информационному выходу процессора и к первому информационному входу арифметического блока, второй информационный вход которого является информационным входом устройства, первый и второй адресные выходы блока управления подключены к адресным входам соответственно первого и второго блоков памяти, входы управления записью-считыванием которого подключены соответственно к первому и второму тактовым выходам блока управления, третий тактовый выход которого подключен к первому тактовому входу арифметического блока, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия и расширения функциональных возможностей за счет вычисления преобразования Хартли, весовых функций и модуля преобразований, тактовые выходы с четвертого по девятый блока управления подключены к тактовым входам соответственно с второго по седьмой арифметического блока, причем арифметический блок содержит шесть мультиплексоров, пять регистров, сумматор-вычитатель, узел постоянной памяти, три триггера, два дешифратора и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выход первого мультиплексора подключен к информационному входу первого регистра, выход которого подключен к первому информационному входу второго мультиплексора и информационному входу второго регистра, выход которого подключен к первым информационным входам третьего мультиплексора и четвертого мультиплексора, выход которого подключен к информационному входу третьего регистра, выход которого подключен к вторым информационным входам второго и третьего мультиплексоров, выходы которых подключены соответственно к первому и второму информационным входам сумматора-вычитателя, выход которого подключен к информационному входу четвертого регистра, выход которого подключен к второму информационному входу четвертого мультиплексора, первому информационному входу пятого мультиплексора и адресному входу узла постоянной памяти, выход которого 1 одключен к второму информационному входу пятого мультиплексора, выход которого подключен к информационному входу пятого регистра, выход которого подключен к первым информационным входам шестого мультиплексора и первого мультиплексора, второй информационный вход которого подключен к первому информационному входу арифметического блока. вторым информационным входом и выходом которого являются соответственно второй информационный вход и выходшестого мультиплексора, выходы знаковых разрядов первого и второго регистров подключены соответственно к первому и второму входам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к первым входам первого и второго дешифраторов и тактовому входу триггера, выход которого подключен к втормы входам первого и второго дешифраторов, третьи входы которых подключены к знаковому выходу третьего регистра, выход первого дешифратора подключен к управляющему входу сумматоравычитателя, выходы переноса и знака которого подключены к тактовым входам соответственно второго и третьего триггеров, выходы которых подключены соответственно к етвертому и пятому входам второго дешифратора, выход которого подключен к 5 управляющим входам второго и третьегомультиплексоров, тактовые входы всех регистров подключены к первому тактовому входу арифметического блока, к тактовым входам с второго по седьмой которого под ключены соответственно управляющие входы первого, четвертого, пятого, шестого мультиплексоров. четвертый вход первого дешифратора, шестой вход второго дешифраторэ,151725227 Х( ) ончакова каз 1177 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ 113035, Москва, Ж, Раушская наб., 4/5 зводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Составитель А.БарановРедактор С.Пекарь Техред М.Моргентал Раг.5 оррек