Устройство для декодирования данных

09) ( СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 91 А 5 С 0 00 Н 03 М 13/ОО ГОСМЦАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР ЕНИЯ ПИСАНИЕ ИЗОБРЕАВТОРСКОМУ СВИДЕТЕЛЬСТВ 2ДЛЯ ДЕК РОИСТВО носится кименно к ычислитройносиметодЦеениеУстзако агнитных спользуетс анни11/00, 1981,ия."Электро.305.155 ТУэлектричеМЗ.857.085 ЭЗ. кодирование.является повынти устройства дирования дан 1 данных, ка ых, блок 3 упр 4 и блок 5 Аа астоты, 5 ил. алы авле овой втоподстроик(21) (22) (46) (72) и В.Р (53) (56) Р 149Ус ника УРМЗ ская 4429860/2423.05.8823.02.91. Бюп. РА.ПЛванов, А.Р,(57) Изобретениетельной техникествам управлениятелях, в которыхзаписи - джазовоелью изобретенияпомехозащиренносройство для декосодержит регистробработки 2 даннния, контроллер3Изобретение относится к вычислительной технике, а именно к устройствам управления накопителями намагнитных носителях (накопители намагнитных лентах, накопители на маг 5нитных дисках и т,п,), в которыхиспользуется метод записи - фазовоекодирование,, Целью изобретения является повышение помехозащищенности устройства.На фиг,1 изображена блок-схемаустройства для декодирования данных,на фиг,2 - электрическая принципиальная схема канала обработки данныхна фиг.З - электрическая принципиальная схема блока управления; .на фиг.4 -электрическая принципиальная схемаблока фазовой автоподстройки частоты; на фиг.5 " временные диаграммыработы устройства.Устройство для декодирования данных (Фиг,1) содержит регистр 1 данных, каналы 2 обработки данных, блок3 управления, контроллер 4 и блок 5фазовой автоподстройки частоты (ФАПЧ),Канал обработки данных (Фиг,2) содержит постоянное запоминающее устройство б (ПЗУ), запоминающее устройство 7 обратного магазинного.ти.па (ОМЗУ), счетчик 8 и шину 9 потен,циала нуля,Блок управления (фиг.З). содержитэлемент НЕ-ИЛИ 10, мультиплексор 11,элемент НЕ 12, счетчик 13, триггеры 14-16, элементы И-НЕ 17, 18 и ши 35ны 19, 20 потенциалов нуля и логической единицыБлок ФАПЧ (фиг.4) содержит счетчик21, триггеры 22-26, элементы И-НЕ 27 - 029, генераторы 30, 31, элементыНЕ-ИЛИ 32, 33, элементы НЕ 34, 35,усилители 36, 37, диоды 38-41, резисторы 42-53, конденсаторы 54-64, шины65-67 потенциалов нуля и логическойединицы +5 В. 162991 45 Каналы 2 обработки данных предна значены для приема информации извнешнего запоминающего устройства, ее 50декодирования и Формирования сигналовсостояния каналов обработки данных,Блок 3 управления предназначен для Формирования сигналов, управляющихработой каналов 2, Формирования импульсов сопровождения данных, считанных устройством, выработки синхроимпульсов и сигнала предустановки для блока 5 ФАПЧ. 2 ЬБлок 5 предназначен для формирования синхронизирующих импульсов, которые сопровожцают входные данные каналов 2 (при расхождении Фаз синхроимпульса и входных данных вырабатывается сигнал рассогласования, которыйвызывает изменение частоты синхросиг-.налов в сторону приближения ее к -частоте входных данных).В состав блока 5 ФАПЧ входят; фазовый дискриминатор на двух П-триггерах 22-23. со схемами управления,два 0-триггера 24 и 25, два элементаИ-НЕ 27, 28 с триггерами Нмитта навходе и элементами задержки на резисторах 42, 51, конденсаторах 54, 55,генераторы заряда-разряда - диоды 38 -41, резисторы 52, 53, конденсаторы56, 58, усилители 36, 37 с цепями коррекции на резисторах 43-47, 49 иконденсаторах 57, 59-61, генераторы30,31, управляемые напряжением с элементами задания частотного диапазона, резисторами 48, 49 и конденсатором 62, объединенные по выходам элементом НЕ-ИЛИ 32, делитель частоты,который включает в себя счетчик 21,1 К-триггер 26, элементы 29,33-35.ПЗУ 6 каналов обработки данных является автоматом с внутренними состояниями и имеет выходы:ОС - задержанные на один периодсинхронизации входные данные (соединен с входом А 1),01 - управление загрузкой счетчика 8,02 - выделенная из поступающихданных синхронизация,03 - управление записью данныхв ОМЗУ 7,104 - внутреннее состояние (соединен с входом АЗ);, .05 - состояние канала (соединенс входом А 4),06 - внутреннее состояние (соединен с входом А 5),07 - внутреннее состояние (соединен с входом Аб).Указанные выходы функционируютпо следующим формулам:00 = АО01: (АО ЕХОК 00) Ло щ Ю+ 06. ЕХОК 07) Ф 05 + + "06 + А 7 + 05) %04 % А 8,.+ - ИЛИ ИхЕХОК - ИСКЛЮЧАЮЩЕЕ ИЛИ .Вход 47 и вход очистки ОМЗУ 7 соединены с выходом разрешения выделения (декодирования) данных (второй выход) блока 3 управления; вход А 8 и вход сброса счетчика 8 - с третьим выходом бпока 5 управления; вход АО - с выходом информации регистра 1; вход А 2 - с выходом переноса счетчика 8. 6Счетчик 8 предназначен (как и выход 04 ПЗУ б) дпя определения временных интервалов при декодировании данных. Блок 2 синхронизируется синхро сигналами с блока 5 ФАПЧ: прямым сПЗУ 6 и инверсными ихнхросигналамисо счетчика 8.Запоминающее устройство 7 работает по принципу: первый вошел - первыйвышел, когда в ОМЗУ 7 всех каналовбудет записана информация, установятся все выходы готовности данных, третьи выходы каналов 2, соединенные свходами элемента 17. блока 3 управления. Вход управления считываниемОМЗУ 7 соединен с выходом синхронизации чтения данных контроллера 4 (третий выход) и с входом элемента 17 блока 3 управления.В режиме ожидания Аазокодированных данных контроллер 4 устанавливает на первом выходе высокий уровень(Аиг.3) и счетчика 13. Первоначально на третьем и пятом выходах блока 3установлены низкие уровни. Селекторсинхроимпульсов (мультиплексор) 11выдает принимаемые из контроллера 4импульсы опорной частоты, которая Равна частоте записи информации. Онипоступают на второй вход блока 5, т.е.на вход 47)азового дискриминатора(фиг,4), на второй вход которого по ступают импульсы с делителя частоты(коэКициент деления 24). Если частота импульсов, вырабатываемых блоком5 ФАПЧ, отличается от опорной частоты, то генератор .заряда в разря изменяет напряжение на инверсном входеоперационного усилителя 36 или 37(выбирается в зависимости от заданнойконтроллером скорости) так, что последний устанавливает на входе управления частотой генератора 30 или 31напряжение, которое задает на первоми втором выходах блока 5 (ОАПЧ частоту,которая приближается, а затем исравнивается с частотой записи инЬормации.Устройство декодирования данныхожидает появления Аазокодированныхданных из внешнего запоминающего 55устройства на первые входы каналов,2 обработки данных (Лиг,2), При поступлении серии начала этих данных(для НМЛ она состоит из 41 байтаданных) на выходе ПЗУ 6 каждого ка 1629912нала 2 формируются,импульсы вьделенной синхронизации данных. Эти.им-пульсы поступают на входы элемента10 блока 3 (фиг.3), а через него насчетный вход счетчика 13, Иестнадца 5тый импульс формирует на выходе последнего сигнал, уста.навливающийЖ-триггер 15 (четвертый выход блока 3), При получении следующих восьми импульсов сигнал с другого выходасчетчика 13 устанавливает 1 К-триггер 16 (третий. выход блока 3). Такимобразом, после уверенного опознавайия серии начала блок 3 управленияформирует на третьем и четвертом выходах сигналы разрешения работы каналов 2 обработки данных. При установке триггера 16 селектор синхроимпульсов начинает передавать на второй вход блока 5 ФЛПЧ импульсы выделенной каналами 2 синхронизации, причем источник .импульсов синхронизациивыбирается в зависимости от состояния любых двух каналов выделения данных, например пятого и восьмого,формирователь на триггере 14 и элементе18 формирует короткий импульс установки одновременно с импульсом выделенной синхронизации восьмого канала (выход 02 ПЗУ 6, фиг.2).Этот импульс "обнуляет" начальное рассогласование фаз, генератором блока 5 ФАПЧ (фиг.4) и декодируемых данных и11 позволяет осуществить плавное втягивание ФАПЧ в синхронизм, так как де 1135литель частоты блока 5,6 АПЧ сбрасывается, триггеры 24 и 25 схемы управления фазового дискриминатора устанавливаются,а триггеры 22 и 23 фазового дискриминатора сбрасываются ивыключают генераторы заряда и разряда.Счетчик 8 блока 2 (фиг.2) считает импульсы 24-кратной частоты, кото рые поступают с второго выхода блока5 ФАПЧ. Каждый шестнадцатый импульсФормирует на выходе счетчика 8 импульс переноса (это соответствует2/3 периода декодируемых входных дан 50ньк). Он поступает на вход А 2 ПЗУ би используется для выделения из входной информации синхронизации и данньк, В ПЗУ 6 запрограммирован алгоритм выделения синхроимпульсов из входных фазокодированных данных. Каж 51 дое изменение входной информации ана-. лизируется" (после выделения синхроимпульса в течение 2/3 периода изменения информации как синхронизирующие невоспринимаются) и, если оно синхронизирующее, производится обнулениесчетчика 8, а на выходе 02 ПЗУ бформируется синхроимпульс, Если перенос счетчика 8 поступал дважды,а обнуления не быпо, то на выходе 05 ПЗУ бпоявляется сигнал 11 мертвой дорожки" -состояние канала выделения данных,Изменение входной информации и импульсы переноса счетчика используются при выработке на выходе 03 ПЗУ бимпульсов записи входных данных вОМЗУ 7. На выходе последнего появляется сигнал готовности данных (третийвыход каналов 2), Как только такиесигналы будут сформированы для всехканалов, они установят на выходе элемента 17 импульс (фиг.3), которыйпоступает на третий вход контроллера 4.Каждому каналу выделения данныхсоответствует одна из девяти дорожек,расположенных на магнитной ленте, постоянная скорость движения всех доро -жек одинакова, различия в мгновеннойскорости дорожек относительно опорной(соответствующей восьмому каналу) устранены благодаря применению интегрирующих цепей в ФАПЧ, Следовательно, если частота работы блока 5 ААПЧбудет привязана к частоте опорнойдорожки, то она будет равна частоте,необходимой для выделения данных повсем остальным дорожкам.Входная информация поступает нарегистр 1 (фиг.1) под управлением синхросигнала 24-кратной частоты с блока 5 ФАПЧ, в результате все изменения информации на выходе регистра 1привязаны по фазе к указанному 24 кратному синхросигналу,.Дальнейшийвыбор фазы (1 из 24 синхросигналов)для выделения данных производится раздельно для каждого канала 2 обработкиданньвс с помощью. ПЗУ 6 и. счетчика 8(Фиг.2),Сдвиг информационных последовательностей по разным каналам относительно друг друга определяется качеством изготовления НМЛ и может достигать 1,5 периода следования данных.Влияние сдвига на выделение информации устраняется во время чтенияпреамбулы длиной 41 период. В течение 1/3 - 2/3 времени чтения преамбулы происходит втягивание в синхронизм блока 5 дАПЧ. Выравнивание пе 16299 12 10рекоса в выделяемой каналами 2 информации производится ОМЗУ 7 (фиг.2),Временная диаграмма процесса чтения преамбулы и данных для двух каналов,причем начало .информационнойпоследовательности восьмого каналана 1,5 периода позже нулевого канала, приведена на фиг.5.Сначала ПЗУ 7 (фиг.2) вырабатывает синхроимпульсы на каждый фронтсчитываемой информации, после установки триггера 15 (фиг.3) сигнал 4на входе ПЗУ б разрешает выдачусинхроимпульсов на каждый переднийфронт считываемой информации,После установки триггера 1 б сигнал с выхода блока 3 переключает.селектор синхроимпульсов с выходаопорной частоты (второй выход контроллера 4) на выход 2 ПЗУ б длясинхронизации ФАПЧ сигналом с четвертого выхода блока 3. Преамбула состоит из 40 "0" и одной "1". Г 1"являтся признаком начала данных,т.е.при получении "1". внутреннее состояние ПЗУ б подготавливается к выработке на выходе 03 стробов записив ОМЗУ 7),При поступлении этих стробов на ВА-выходах ОМЗУ 7 устанавливаются 0 лаги.готовности. Когда все онибудутустановлены, на выходе элемента 17 появится строб, ответом на который будет сигнал с выхода контроллера 4, который снимет сигнал с выхода элемента 17.и "вытолкнет" данные из ОМЗУ 7,Формула изобретения40Устройство для декодирования данных, содержащее регистр данных, выходы разрядов которого соединены с первыми входами соответствующих каналов обработки данных, первые и вто рые выходы которых соединены с одно. - именными входами контроллера, первый, второй и третий выходы которого соединены с одноименными входами блока управления, первый выход которого соединен с первым входом блока фазовой автоподстройки частоты, первый выход которого соединен с вторым входом каналов обработки данных, третьи и четвертые выходы которых соединены соответственно с четвертыми и пятыми входами блока управления, второй и третий выходы которого соединены с третьими входами контроллера и каждого из каналов обработки данныхсоответственно, входы разрядов регистра данных являются информационнымивходами устройства, о т л и ч а ю -щ е е с я тем, что, с целью повьппения помехозащиценности устройства, каждьп из каналов обработки данных содержит постоянное запоминающее устройствоо, счетчик, запоминаюцее устройство обратного магазинного типа и шину потенциала логического нуля, первьп - четвертый выходы постоянного запоминающего устройства соединены с его одноименными входами, пятыйи шестой выходы постоянного запоминаюцего устройства соединены с первыми входами соответственно запоминающего устройства обратного магазинного типа и счетчика, выход которого соединен с пятым входом постоянного запоминающего устройства, шестой вход постоянного запоминающего устройстваи второй вход запоминающего устройства обратного магазинного типа объединены и являются первым входом канала обработки данных, седьмой вход постоянного запоминаюцего устройства и второй вход счетчика объединены и являются вторым входом канала обработкиданных, восьмой вход постоянного запоминающего устройства объединен с третьим входом запоминаюцего устройства обратного магазинного типа и является третьим входом канала обработки данных, девятый вход постоянного запоминающего устройства соединен с третьим входом счетчика и является четвертым входом канала обработки данных, четвертый вход счетчика соединен с шиной логического нуля, первьпЪ выход запоминающего устройства обратного магазинного типа является первым выходом канала обработки данных, седь" мой выход постоянного запоминающего устройства соединен с его десятым входом и является вторым выходом канала обработки данных, второй выход запоминающего устройства обратного магазинного типа и девятый выход постоянного запоминающего устройства являются третьим и четвертым выходами канала обработки данных соответственно, блок управления содержит элемент НЕ-ИЛИ, элементы И-НЕ, мультиплексор, элемент НЕ, нины потенциалов логических нуля и единицы, триггеры и счетчик, выход элемента НЕ-ИЛИ соединен с первым входом счетчика, 11 16299первый и второй выходы которого соединены с первыии входами первого ивторого триггеров, второй вход второго триггера и первый и второй входы третьего триггера соединены с ши 5най потенциала логической единицы,второй вход первого триггера и третийвход второго триггера соединены с шиной потенциала логического нуля, выход элемента. НЕ соединен с вторымвходом счетчика, третий вход первоготриггера, четвертый вход второго триггера и вход элемента НЕ объединены иявляются первым входаи блока управления, первый-пятый информационныевходы мультиплексора объединены.и являются вторым входом блока управления, Первый и второй входы первогоэлемента И-НЕ являются третьим и четвертым входаии блока управления, входы элемента.НЕ-ИЛИ являются пятымивходами блока управления, третий входтретьего триггера и шестой и седьмойинформационные входы мультиплексора 5подключены к 1-иу Ц = 1,И) входу элемента НЕ.-ИЛИ, восьмой информационныйвход мультиплексора подключен к 1-иу(1 = 1, Ж, 1) входу элементаНЕ-ИЛИ, выход м 1 аьтиплексора является первым выкодом блока управления, .выход первогд элемента И-НЕ являетсявторым выходом блока управления, выход первого триггера соединен с пер"вым входом второго элеиента И-НЕ,четвертым входом третьего триггера,третьим адресным входом мультиплексо-,ра и является третьим выходом блокауправления, выход второго триггерасоединен с четвертым входом первого 41)триггера, блок фазовой автоподстаойкичастоты содержит элементы И-НК,элементы НЕ-ИЛИ, элементы НЕ, усилители, генераторы, резисторы, конденсаторы, диоды, триггеры счетчик и вяны потенциалов +5 В и логического нуля, выход первого элемента И-НЕ соединен с первым входом первого триггера, первый выход которого соединенс первым входом второго триггера ичерез первый резистор - с первым входом первого элемента И-НЕ и первымвыводом первого конденсатора, второйвывод которого соединен с первыми выводами второго и третьего конденсаторов и шиной потенциала ОВ, второй55выход первого триггера соединен спервым входои третьего триггера,первый выход которого соединен с вторы 12 2 ми входами второго и третьего триггеров, первый выход четвертого триггера соединен с третьим входом второго триггера, выход которого соединенс четвертым входом второго триггера,третьим входом третьего триггера икатодами первого и второго диодов,аноды которых соединены с катодамитретьего и четвертого диодов и первыми выводами второго и третьего резисторов соответственно, второй выходчетвертого триггера соединен с четвертым входом третьего триггера и через четвертый резистор - с вторым выводом второго конденсатора и с первымвходом второго элемента И-НЕ, выходкоторого соединен с первым входом четвертога триггера, второй выход третьего триггера соединен с анодами третьего и четвертого диодов, вторые входы первого и второго элементов И-НЕ,вторые и третьи входы первого и четвертого триггеров, первые входы пятого триггера и первого элемента НЕ-ИЛИобъединены и являются первым входомблока фазовой автопадстройки частоты, второй вывод второго резисторасоединен с вторым выводом третьегоконденсатора, первыми выводами четвертога и пятога конденсаторов, первым выводам пятого резистора и первымвходом первого усилителя, выход каторога соединен с первым .входом первого генератора, с вторым выводомчетвертого конденсатора и через шестой резистор - с вторыми выводамипятых конденсатора и резистора, второй вывод .третьего резистора соединен с первыми вывадаии седьмого резистора, шестого, седьмого и восьмогоконденсаторов и с первым входом второго. усилителя, выход которого соединен с первым входом второго генератора, с вторым выводом седьмого конденсатора и через восьмой резистор - свторыми выводами седьмого резистора ишестого конденсатора,выходы первогои второго генераторов соединены с одноименными вхадаии второго элементаНК-ИЛИ, первый выход счетчика соединен с одноииенным входом третьего .элемента И-НЕ, выход которого соединенс вторым входом первого элемента -НЕ-ИЛИ, выход которого соединен с первым входом счетчика, второй выход которого соединен с одноименными входами третьего элемента И,-НЕ и пятого триггера, выход которого соединенс четвертым входом четвертого триггера, третий и четвертый входы пятого триггера подключены к нине потенциала логической единицы, первые и вторые выводы девятого и десятого кон 5 денсаторов соединены соответственно с вторыии и третьиии входами первого и второго генераторов соответственно, первье выводы девятого резис- О тора и одиннадцатого конденсатора подключены к нине потенциала О В, второй вывод восьмого конденсатора и первые выводы. десятого и одиннадцатого резисторов соединены с ниной па 15 тенциала О В, вторые выводы десятога и одиннадцатого резисторов и первый вывод двенадцатого резистора подключены к вине потенциала +5 В,второй вывод двенадцатого резистора со20 едиыен с четвертыми входами первого и второго генераторов и вторыми входами девятого резистора и адиянадцатого коцтенсатар, третьи выводы деВсятаго и одиннадцатого резисторов 25 соединены с вторыми входами второго и первого усилителей соответственно, вход первого элемента НЕ соединен с пятым входом первого генератора, выхад - с пятыи входом второго генератора, выход второго элемента НЕ-ИЛИсоединен с вторым входом счетчика,входои второго элемента НЕ и является первыи выходом блока Вазовой автоподстройки частоты, выход второго элемента И-НЕ блока управления соединенс четвертым входом первого триггераблока азавай автоподстройки частоты, выход второго элемента НЕ которого соединен с тактовым входом регистра данных, выход второго триггера блока управления соединен с девятыми входами постоянных запоминающихустройств каналов обработки данныхвторые выходы -га и 1-го (,1=1,И;д Ф ) каналов обработки данныхсоединены соответственна с первым и.вторым адресными входамн мультиплексора блока управления, четвертыевходы запоминающих устройств обратнага магазинного типа каналов обра- .ботки данных подключены к третьемувыходу контроллера, четвертый выходкоторого соединен с пятым входом первого генератора блока Мзоной автоподстройки частоты.