Устройство прерываний микропроцессорной системы

ОПИСА Н АВТОРСНО РЕТЕНИ числа приоритетванне в циклеванием рестарт.2 з,п, ф-лы, 3 цессора икр л ,ся к микрональнаяритетных предназначено лины приоритет р низации д 1 ваний в о Уст цессор вого б и ых п опроцесс орных и вычислитель и с ока авляющиов,темах упр ных комплек Цель изо стродействиод вании, входы 1 хрониза са, вто 1,5 зап повышение быи прерываний, .пена структурнаяфиг, 2 - Ьунка приоритетныхфиг. 3 - функци етения обрабо предст и На фиг.ема устр онал ьная ства; на хема бло с ные выходы прерываний пиы; вании ГОСУДАРСТВЕННЫЙ НОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГКНТ СССР СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРКф 154699, кл . С 06 Р 9/46, 1985.Березенко А,И, и др, Микропроцессорные комплекты повышенного быстродействия М,: Радио и связь, 1981,с, 40-50,(54) УСТРОЙСТВО ПРЕРЫВАНИЙ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ(57) Изобретение относится к микропроцессорной технике и предназначенодля организации дисциплины приоритетных прерываний в микропроцессорных системах управляющих и вычислительных комплексов, Цель изобретения - повышение быстродействия обИзобретение относипроцессорной технике 801621 ОЗО А 1 работки прерываний. Устройство прерываний микропроцессорной системы содержит групповой блок приоритетны прерываний Группу блоков приоритетных прерываний, дешифраторблок, памяти прерываний, первый и второй мультиплексоры, 1 ш 1 пшьй формпроватс:т 1 счетчик, триггер, элементы П, ИПП. Причем групповой блок приоритетных прерываний содержит прпоритстн 1 й шифратор, регистр текущего приоритета, схему сравнения, П-триггер и элемент И, а каждый блок приоритетных прерываний содержит приоритетныи шифрэ - тор, Р в тригг и элемент И, Сутиость изобретения состоит в повышении быстродействия устройства прерываний путем обеспечения идентиФикации отдельного запроса из произвольногоных запросов на прерыпрерывания с испоцьзо 1 а группового олока. нри ерывании,во прерываний микропроистемы. состоит из группо 1 приоритетных прерыержащего информационнье - 1,1,И, вход 1.2 синпервый вход 1.3 сбро. - вход 1,4 сброса, выход а прерывания, информапион.6, блоков нрисритетных группы 2,1-2.И, содержа 1621030щих входы 2.1.1-2.И.1 сброса, входы 2.12-2.0.2 синхронизации, выходы 2.1.3-2,0.3 запросов прерьвания, информационные выходы 21,4- 28.4, дешифратора 3, блока 4. памяти,прерываний, мультиплексора 5, содержащего выход 5.1, мультиплексора 6, шинного формирователя 7, счетчика 8, триггера 9, элементов ИЛИ 10-12, элементов И 13, 14, группы адресных входов 15, группы адресных входов 16, информационных выходов 17, входа 18 разрешения прерывания входа 19 сброса, входа 20 синхронизации, входа 21 приема, входа 22 подтверждения прерывания, входа 23 синхронизации,. входа 24 записи, выхода 25 запроса прерывания, входа 26 управления чтением, информационных входов 27.1"27,И, при оритетного шифратора 28, элемента И 29, Э-триггера 30, приоритетного шифратора 31, регистра 32 текущего приоритета, схемы 33 сравнения, Э- триггера 34, элемента И 35. )5Входы 15 и 16 устройства представляют собой адресные входы для подключения шины адреса микропроцессорной системы, выходы 17 устройства представляют собой входы данных для подключения шины данных микропроцессорной системы, вход 18 устройства представляет собой вход для подключения разряда шины управления микропроцессорной системы, сигнализирующего о35 разрешении прерывания в системе, например 1 ИТЕ для микропроцессора 580, вход 19 устройства представляет собой вход для подключения разряда .шины управления микропроцессорной системы, управляющего системным сбросом, например ВЕЯЕТ для микропроцессора 580, вход 20 устройства представляет собой вход подключения разряда тактового сигнала шины управления микропроцессорной системы, например 6, 2 для микропроцессора 580, вход 21 устройства представляет собой вход подключения разряда шины управления микропроцессорной системы, управляющего приемом информации с шины данных, например ЭВ 1 И для микропроцессора 580, вход 22 устройства представляет собой вход подключения разряда ,шины упрйвления, сигнализирующего о55 подтверждении прерывания, т.е, о переходе микропроцессора в цикл об,работки прерывания, например 1 МТЛ для микропроцессора 580, вход 23 устроиства представляет собои вход подключения разряда шины управления, сигнализирующего о начале нового машинного цикла микропроцессора, например БУМС для микропроцессора 580, вход 24 устройства представляет собой вход подключения разряда шины управления микропроцессорной системы, сигнализирующего о выводе информации во внешнее устройство, например 00 Т для микропроцессора 580,. выход 25 . устройства является выходом для подключения к разряду шины управления микропроцессорной. системы, воспринимающему запросы на прерывание, например 1 ИТ для микропроцессора 580.Устройство работает следующим образом.В исходном состоянии все триггеры и регистры обнулены по входу 19 устройства сигналом логической "1". На информационные входы. устройства 27,1- 27.И поступают комбинации запросов на прерывание от различных внешних устройств, требующих обслуживания Причем больший приоритет имеют устройства, подключенные к блоку 2 приоритетных прерываний группы, имеющему больший номер, а среди устройств, подключенных к одному блоку приоритетных прерываний - устройства, подключенные к входу 27, имеющему больший номер. На выходах соответствующих приоритетных шифраторов 28 появляется информация о кодах запросов прерывания в блоки.2 приоритетных прерываний группы, имеющих больший приоритет в каждом из блоков 2, и сигналы логической "1", свидетельствующие о наличии хотя бы одного запроса на прерывание. Это приводит к тому, что по импульсу синхронизации, поступающему с.соответствущего входа устройства на входы 2.1.2"2.0,2блоков 2 приоритетных прерываний группы, устанавливаются в состояние логической "1" В-триггеры 30, на П- входы которых подан уровень логической "1", Таким образом, на входы 1.1-1.И группового блока приоритетных прерываний поступают комбинации групповых запросов на прерывание, которые воспринимаются приоритетным шифратором 31, на выходе которого появляется код запроса на прерывание наиболее приоритетного блока из блоков приоритетньк прерываний, требующих обслужи вания в данный момент. Этот код посту162103пает на первую группу информацианньгх входов схемы 33 сравнения, где сравнивается с информацией на выходе регистра 32 текущего приоритета, вьиады которого подключены к второй группе входов схемы 33 сравнения. Так как в исходном состоянии регистр 32 обнулен, на выходе схемы 33 срачнения появляется сигнал логической "1", который поступает иа вход элемента И 35, на другой вход которого поступает сигнал логической "1", свидетельствующий о наличии запросов на прерывание, По синхраимпульсу, посту лающему с .соответствующего входа устройства на вход 1,2 блока 1, установится В-триггер 34 вследствие того, что на его В-вход подан уровень логической "1". Такиь образам, на выходе 20 1.5 блока 1 устанавливается сигнал логической "1", свидетельствуюддп о запросе на прерывание, имеющем больший приоритет в блоке приоритетного прерывания, имеющем, В сваю очередь, 25 больший приоритет в данньд 1 момент времени, По переднему фронту импульса на выходе В-триггера 34 в регистр 32 текущего приоритета записывается кад приоритета на данный момент времени, 30 которьп 1 поступает на выходы 1,6 блока 1.Следовательно, на выходе 25 устройства устанавливается сигнал логической "1", а на адресных входах мультиплексора 6 - кад блока 2 приоритетных прерываний группы, запрос на обслуживание которого принят в данный момент времени. Сигнал на выходе 25 устройства воспринимается микропра - цессорам в последнем такте последнего цикла текущей команды некоторой Фоновой программы, и он перехопит в цикл обработки прерывания. При этом сбрасывается внутренний триггер прерыва 45 ния микропроцессора и с входа 18 разрешения прерывания устройства снимается сигнал логической "1", вследствие чего на входы 1,3 группового блока 1 приоритетных прерываний и вхо. 0 ды 2.1.1 блоков 2 приоритетных прерываний группы подается сигнал логической "1" с выхода элемента ИЛИ 12, Три гг еры 30, 34 запроса пр ерывания обнуляются и удерживаются в нулевом состоянии, Прерыва 1 гия запрещены. По сигналам на входе 21 приема устройства (уровень логической "1" на котором свидетельствует а том, что 0 6микропроцессор находится в сасгоянииввода информации с ппны данных) ивход е 2 2 и адт В ержд ения пр ер ыв а ния(уровень логической 1 на которомсвидетельствует о том, что микропроцессор находится в 11 икле обработкипрерывания) происходит установкатриггера 9 в состояние логической"1" и подается разрешающий сигнална вход управления пдцгного Формирователя 7, выходы котарага падключгиотсяк выходам данных устройства В исходном положении вьг."оды шинного Формирователя 7 находятся в Высокаимпеданском состоянии вследствие отсутствия активного уровня си 1 чтала наего входе управ.т 1 е 1 Н 1 я. Зхад 11 1 и:ннагафармираВателя 7 падглючены к В 1 гхад 111мультиплексора 6, которые сигналамина выходах 1,6 группавага б:Окаприоритетных пр ер 1:Ба 11 й и адкл 10 "и ык выходам блока 9 приарптетнага прерывания группы, име 1 ощего наинысшйприоритет. Поэтому па Выходах дднногоформироваталя 7 устана 111 ваегся информация, соответствующая коду запроса прерывания, имеющега нацвысппий приоритет в блоке 2 приоритетных прерываний группы, име 1 оцега В свою очередьнаивысший прнаритег сведи пп"гпхтребу 1 ощих обслужгиван 11 я В Данный момент. Сигнал логической 1 . с Выходатриггера 9 упр а вля ет мультиплексором5, который в исходном г 1 алажени прпналичии на его Вх Од е апр ее а си Г 11 алалогического 0 передает на сваи Выходы и вторую гр упп у адр е сных вход авблока 4 памяти прерывания иФормациюо состоянии части адресных вхагОВ 16устройства, Причем эта часть являетсяподмножеством адресных Входов 16устройства, При паступлен 11 И на Входадреса первого мультиплексора 5 сигнала логической "1" с Выхода триггера 9 на Выходы мультиплексора 5 передается информация с Выходов 16 группового блока 1 приоритетных прерываний, Поэтому состояние адресных Входов блока 4 памяти прерыганий определяется как состоянием части адресных входов 16 устройства, так и кадом блока 2.приоритетных прерд 1 вани 1,имеющего наивыспгий приоритет, запросна прерывание от которого и выполняется в данный момент,Сигнал логической "1" с Выходатриггера 9 поступает также на второйвход элемента И 1 ч, первый вход кото 162103035 рого подключен к второму входу 23синхронизации устройства, на которыйподается синхросигнал, сопровождающий:каждый цикл работы микропроцессора, Поэтому счетчик 8 по своему5Ъсчетному входу начинает подсчет этихимпульсов синхронизации,Микропроцессор воспринимает векторпрерывания, поступающий с выхода шин1 .- ного Формирователя (разряды шинного формирователя 7, соответствующиеРазРядам 7, 6, О, 1, 2 командь 1КЯТ 11 дйй 111, подключены через ограничительный резистор к шине "+5 В"источника питания), и адресует первую команду обработки прерывания,адрес которой зависит не только отвектора прерывания, но и от кода блока приоритетного прерывания, выставившего этот вектор прерывания. Поэтому из блока 4 памяти прерыванийбудет считана команда обработки прерывания, соответствующая данному наиболее приоритетному запросу на пре, рывание, без дополнительной программной обработки, Эта команда считывается из блока 4 памяти прерыванийпосле подачи активного уровня сигналана вход 26 управления блока 4 памяти 30прерывания устройства, на которыйможет быть подан, например, сигналвыборки кристалла с дешифратора микропроцессорной системы, и после подачи на вход 21 приема устройствасигнала логической "1", свидетельствующего о приеме информации по ши, не данных микропроцессора, При считывании команды выходы шинного Формирователя 7 переводятся в высокоимпедансное состояние, так как свхода 22 подтвеждения прерывания снятактивный уровень сигнала вследствиетого, что микропроцессор выполняетцикл выборки команды из памяти после цикла прерывания по значениюкоманды рестарта,Первая команда обработки прерывания прецставляет собой, например,команду безусловного перехода в область памяти, где записана программаобработки конкретного прерывания,После осуществления такого переходасчетчик 8 обнуляется и импульс с еговыхода переполнения, поступающий на55вход элемента ИЛИ 11, обнуляет триггер 9. Мультиплексор 5 отключаетсяот выходов 1,6 группового блока 1приоритетных прерываний и вновь подключается к части адресных линий адресных входов 16 устройства, чтопредставляет возможность его адреса"ции по адресным линиям 16 при выполнении, например, программы прерывания,Выполняя программу обработки конкретного прерывания, микропроцессоробязательно осуществляет операциизаписи в стек содержимого регистровобщего назначения и состояния, азатем разрешает прерывания специальной командой, что обеспечивает возможность многоуровневых прерываний.Если после выполнения этих операцийпоступил запрос на обслуживание сблока 2 приоритетных прерываний,имеющего больший приоритет, чем тот,чей запрос обслуживается, вновьпо импульсу синхронизации, поступающему с входа 20 устройства на вход1,2 группового блока 1 приоритетныхпрерываний, установится Р-триггер 34,Это произойдет потому, что послепрограммного разрешения прерыванийна входе 18 устройства вновь будетприсутствовать сигнал логической1, что снимет активный уровеньсигнала с входов обнуления 1,30 триггера 34 и 2,1,1-2,И.1 Р-триггеров30, Установится П-триггер 30 в блокеприоритетных прерываний, имеющембольший приоритет, что вызовет изменение кода на выходе приоритетногошифратора 31, и, так как этот кодбудет больше кода, записанного в регистре 32, то вновь появится сигналлогической "1" на выходе схемы 33сравнения,Таким образом, произойдет очеред ное прерывание программы независимо от степени завершения предыдущей.Предлагаемое устройство предусматривает хранение запросов. на прерывание в триггерах-флажках устройств, вызывающих прерывание по входам 27.1- 27.И. Эти Флажки остаются установленными до завершения программы обработки прерывания от данного устройства и обнуляются микропроцессором при помощи технических средств данного внешнего устройства, например портов вывода с адресами, соответствующими внешним устройствам. Выходные сигналы дешифраторов этих портов вывода активизируют входы обнуления триггеров-Флажков40 По завершении программы обработки пр ерывания микропроцесс ор обнуляет флажок устройства, вызвавшего прерь 1- вацие при помоши технических средств5 принадлежащих данному внешнему устройству, Что приводит к снятию запроса на прерывание с соответствующих входов 27,1-27,М.Микропроцессор обращается к дещи 10 фратору 3 так же, как к устройству вьгвода, используя вторые адресные входы устройства 15, которые могут быть совмещены с первыми адресными входами 16 устройства, и вход 24, в результате чего происходит появление сигнала логической "1" ца выхоце дешифратора 3, При этом сигнал логической "1" поступает ца первые входы элемента ИЛП 10, а с его выходя на вход 1 4 группового блока 1 приоритетных прерываний, что приводит к обнулению регистра 32 Групповой блок 1 приоритетных прерываний готов воспринимать слецуюший по приоритету 25 запрос на прерывание, Перед выполне - нием перечисленных операций обнуления флажков и регистра 32 текущего приоритета необходимо программно запретить прерывания, после чего происходит возврат из подпрограммы.В случае прерывания программы обработки прерывания запросом на прерывание большего приоритета после завершения обработки запроса большего приоритета обработка запроса ца пре 35 рывание предыдущего приоритета начнется вновь с первой команды программы обработки прерывания, если за это время не поступили запросы на прерывания большего приоритета, Если же повторное выполнение прерывяггий программы нежелательно, тогда в даннои программе не предусматривается команда разрешения прерывания до окончания программы.Таким образом, предлагаемое устройство обеспечивает идентификацию адреса первой команды отдельного запроса на прерывание в режиме векторных прерываний с использованием ре 50 старта микропроцессора в цикле прерьгвания без дополнительной программной обработки,Рассмотрим пример конкретной реализации предлагаемого устройства для работы в составе микропроцессорной системы на основе микропроцессора 580 для 14 уровней прерывания. Используем два блока 2.1 и 2,2 приоритетных прерываний с приоритетными шифраторами 31 28 ця 7 входов, Разрядность сигналов регистра 32 = = 11 од 7 1 = 3, Выходы блоков 2,1 и 2,2 приоритетных прерываний подключены к первому 1,1,1 и второму 1,1.2 входам группового блока 1 приоритетных прерываний. На остальные входы подацим сигналы логического иОцКоманда рестарта (ВЯТ) микропроцессора 580 имеет вид 11 ЙИ 1 . Тогда 14 уровням прерывания будут соответствовать следуюгшге векторы прерывация:1 - О 08 8 - 01082 - 020 9 - 0208я3 - 030 10 - 03084 - 0408 11 - 04065 - 0508 12 - 0508б - 0608 13 - 060 87 - 0708 14 - 0708Таким образом, один вектор прерывания соответствует двум уровням прерывания Ггля ггдеггтификяппг запроса на прерывание по одному вектору прерывания, который определяет адрес первой команды обработки прерывания, цеобхопимо было бы предусмотреть команды вводя информации с. выходов 1,6 группового блока приоритетных прерываний, которая кодирует номер блока приоритетных прерываний цз блоков 2.1-2.2, и по этой информации определить адрес первой комаццы программы обработки конкретного цз двух прерываний,В предлагаемом устройстве код на выходе 1,6 блока приоритетного прерывания = 001 кодирует запросы пя прерывание 1-7, а код = 010 - запросы 8-14, Таким образом, ца первьпг вход мультиплексора 5 подключается шестой разряд ппгны адреса ппгкропроцессора, а ня его второй вход - второй разряд кода 1,6, и по сигналу логической с выхода триггера 9 состояние вторых адресных входов блока 4 памяти прерываний будет определяться вторым разрядом кора 1,6 блока приоритетного прерывания. Тогда в блоке 4 памяти прерываний начальные команды обработки прерываний необходимо разместить по следующим адресам (допустим, разрядность адресных линий блока памяти равна 8):010" первая команда обработки 1прерывания0202те" ив 30406 ве450508" 50608.- 60708- 7110 -10120, - 910140 з150, - 12160, -1708- 1145После перехода микропроцессора вцикл прерывания блок 4 памяти прерываний будет адресоваться как линиямишины адреса адресных входов 16 устройства, так и выходом 5.1 первогомультиплексора 5, По адресам 0108170 разместим команды-вызовы подпрограмм обслуживания прерываний 1-14,которые находятся вне блока 4 памяти 25прерываний. Поэтому после выполненияэтих команд-вызовов необходимо сбросить триггер 9 для переключения первого мультиплексора 5 с тем, чтобыпри выполнении подпрограмм обработкипрерываний было возможно по адресным,входам 16 адресовать блок 4 памятипрерываний. 11 оэтому коэффициент пересчета счетчика 8 должен быть равенколичеству циклов (количеству синхроимпульсов на синхровыходе микропроцессора, подключенном к входу 23устройства) записи в стек при выполнении команды КЯТ (2 цикла) плюс количеству циклов выполнения команды 40САЬЬ (вызов подпрограммы) 3,Таким образом, коэффициент пересчета счетчика 8 равен 5, и послепятого импульса происходит переключение первого мультиплексора 5,45Допустим, поступили. запросы напрерывание на первый и второй входы27.1.1-27.1.2 блока 2.1 приоритетныхпрерываний и на третий вход 27.2,3блока 2,2 приоритетных прерываний.Тогда на выходе 2.1,4 блока 2,1 приоритетных прерываний установитсякод запроса на прерывание 010, ана выходе 2.2,4 блока 2.2, приоритетных прерываний - код 011. Таккак блок 2.2 приоритетных прерываний имеет больший приоритет, чемблок 2.1, то в регистр 32 при запросе на прерывание будет записан Ка 1 010 (второй блок), Поэтому послецикла прерывания по команде рестарта КИТ = 110111112 будет выбрана команда из ячейки 1308, которая идентифицирует запрос приоритета 011 зиз блока приоритетных прерываний,имеющего приоритет 010 без дополнительной программы поиска номера блока, требующего обслуживания,Формула из обр ет ения1, Устройство прерываний микропроцессорной системы, содержащее групповой блок приоритетных прерываний, группу блоков приоритетных прерываний и дешифратор, причем информационные входы блоков приоритетных прерываний образуют группу информационных входов устройства, входы синхронизации группового блока приоритетных прерываний и блоков приоритетных прерываний. группы объединены и являются первым входом синхронизации устройства, входы дешифратора являются первой группой адресных входов устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия обработки прерываний, в устройство введены блок памяти прерываний, первый и второй мультиплексоры, шинный формирователь, счетчик, триггер, первый, второй и третий элементы ИЛИ, первый и второй элементы И, причем информационные выходы блоков приоритетных прерываний группы подключены к управляющим входам второго мультиплексора, адресные входы которого подключены к информационным выходам группового блока приоритетных прерываний, выходы которого подключены к информационным входам шинного формирователя, выход шинного Формирователя является информационным выходом устройства, выходы запросов прерывания блоков приоритетных прерываний группы подключены к информационным входам группового блока приоритетных прерываний, выход запроса прерывания группового блока приоритетных прерываний является выходом запросов прерывания устройства, первая группа адресных входов блока памяти прерываний и первая группа информационных входов первого мультиплексора являются соответственно первой и второй подгруппами группы адресных входов устрой 34162 10302, Устройство по п. 1, о т л и ч а ю щ е е с я тем, что групповой блок приоритетных прерываний содержит приоритетный шифратор регистр теку 5 щего приоритета, схему сравнения, 0-триггер и элемент И, причем информационные входы приоритетного шифратора являются информационными входамгггруппового блока приоритетных прерываний, информационный выход приоритетного шифратора подключен к информационному входу регистра текущегоприоритета и к первому входу схемысравнения, выход регистра текущегоприоритета подключен к второму входусхемы сравнения и является информационным выходом группового блока приоритетных прерываний, выход схемысравнения подключен к первому входуэлемента И, второй вход которого подключен к сигнальному выходу приоритетного шифратора, третий вход элемента И является входом синхронизации группового блока приоритетныхпрерываний, вьгход элемента И подключен к входу синхронизации В-триггера,информационный вход которого подключен к шине логической единицы уст -ройства, выход й-трггггера являетсявыходом запроса прерывания групповогоблока приоритетных прерываний и подключен к входу синхронизагГгггг регистра текущего приоритета, вход сброса0-триггера является первым входомсброса группового блока приоритетныхггрерьгваггцгг, а вход сброса регистратекущего приоритета является вторымвходом сброса группового блока приоритетных прерываний,3 Устройство по пп. 1 и 2, о тл и ч а ю щ е е с я тем, что каждьпгблок приоритетных прерываний группысодержит приоритетный ппгфратор, Лтриггер и элемент И, причем ццформациоццые входы приоритетного ппгфраЛтора являются ицформациоццыми входамиблока приоритет ньгх пр ерываций, и нформациоццые выходы приоритетногошиФратора являются ггггг 11 ормациоггньпгивыходами блока приоритетных прерываний, сигцапг ный ггьгход приоритетногоппгфратора ггодгсгиочец к первому входуэлемента И, второй вход которого является входом сггнхроггизагпги блокаприоритетных прсрываций группы, авьгход эпсмецта И подключен к входусинхронизации 0- при ггера, информационный вход которого подключен кшине логической единицы устройства,выход В-триггера является выходомзапроса прерывания блока приоритетныхпрерываний группы, а вход сброса г 1 триггера является входом сброса бло"ка приоритетных прерываний группы.1621030 Составитель М. Сорочан П 1 екмар Коррект тор А. Маковская Техред Л.Сердюкова ЗаказВНИИПИ ул. Гагарина, 1 издательский комбинат "Натент", г. Ужг роизводстве 277 Ог.277судар ФТираж венного комитета по 113035, Москва, Жзобрете Раушск Подписное открытиям при ГКНТ СС