Электронная вычислительная машина для ускоренной обработки запросов прерываний

СОЮЗ СОНЕТСНИХ СОЦИАЛИСТ ИЧЕСН, 16 1 УБЛ 15/00 51)5 С 06 ГОСУД АРС ПО ИЗОБР ПРИ ГННт ИСАНИЕ ИЗОБРЕТЕНИЯ)Стдо СССР /4 б, 1984 . р ЭИ 3 типд ое оицсдци аццц 3 055 Вид Рт ел06 Г 9 Р 0 11 РС С О хническ эксплуд(57)лителупрдмецилогиколиЦель ИГСЯ К ВЫЦ ецие отцо хинке и и Изобрет ьцой те ления в исполни едцдзцдчецо дл масштабе вреор г д нами т е хи оия с больим(.Г С реально ельными борудов ског еством изобретимен еци В прерываниисширение облас- возможцости сточнико ция - ра за сче ти сли дл вр техноьшим ет Вольния о ема кроЭЛЕКТРОННАЯ ГЫЧИСЛИТЕЛННЛЯ МЛЛЛЯ УСКОРЕННО ОНРЛНОТКИ ЗАПРОРЕРЫВАНИЙ Изобретение относится к выч тельной технике и предназначен управления в реальном масштабе меци исполнительными органами логического оборудования с бол количеством источников прерыва Целью изобретения является ширецие области применения за возможности обслуживания произ ного числя источников прерыва На фиг. 1 приведена блок-сх ЭВМ; на фиг, 2 - схема узла ми процессора; на фиг, 3 - принцд2обслуживания цр 1 изцольцо 1 о числя ис - точциков прерывдций, ЭВМ г 5 цержцт опердпцоццый б 51 ок, блоки погО 51 Н 1 О 11, опердтцвцоц ц Внешней памяти, узел оргдциздпци ццклд црерывд 1 ни, зл емец И-НЕ, шфрдтор, гчетчцк, О 51 Рецт 111 узел 1 Орирот 1 дцця цомерд Страницы цамяи, 1 л Рмецт 11, узел здхцдтд, лцд 1 п 1 цных формц 50 д ГР 5 я 1 К (К ц 1 гло источци кон цре 1 ицдцц 1) 6110 ков и 1 ГН 1 В - ялцздп 1 и и 5 О 51 Вдцц., Пр Обнаружении здцрогд прерыцдция ОгуРотО 1 яется зд нес е 5 иР В 1111 кгцроц 1 ццую Об,1 дсть бло= к д 15 ц5 д т ц ц н О й т д м 51 т ц д Гр Р г с 1 ц Од и р О грдммы О 1 с 1 ужВ 11 цця прерывдция цз блокд ццеН 1 ей цдмяти, те 1 Не ицд 1 ор - мациц из бпокд Вцешцей цдмяти производится по адресу, соответствуючему коду номера источ 1 Нкд прер 11 вация,.Затем мкроироцессор цсреходит в режим прерывдния, используя информацию ц з Фиксированной области бл Окд оперативной памяти как адрес подпрограммы обслуживания прерывания. 7 ил ная схема узла захвата; нд фиг. 4 то же, узла организации цикла прерывания; на фиг, 5 - то же, узла формирования номера страницы памяти;на фиг. 6 - то же, узла формирования запроса прерываний; ца фиг. 7 - шифра тор начала прерывания, один из возможных вариантов реализации.ЭВМ (фиг, 1) содержит операционный блок 1, блоки постоянной (ПЗУ) 2 и оперативной 3 памяти, шины данных 4 и адреса 5, шинный формирователь 6, внешнюю шину 7.адреса, шинный фор".Сердюкова Корректор Л, Пат едактор А, Маковска каз 4247 Тираж НИИПИ Государственного комитета по изобретениям и 113035, Москва, Ж, Раушская наб Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 Состав Техред Подписноекрытиям при ГКНТ ССд. 4/5(микросхема типа КР 58 ОИК 80), системный контроллер 26.(микросхемаКР 580 ВГ 28), генератор 27 тактовых импульсов (микросхема КР 58 ОГФ 24), блок 2028 приоритетного прерывания (микросхема К 580 ИК 14), регистр 29 кодапрерывания (микросхема К 589 ИР 12),стробируемый дешифратор 30 адреса,элементы НЕ 31, 25Узел 17 захвата (Фиг. 3) содержиттриггеры 32 и 33, элементы И 34 иИЛИ 35, элемент 36 развязки, элементы И 37-38 и формирователь 39 импульса. 30Узел 21 организации цикла прерываний (фиг. 4) содержит триггеры 40и 41 и элемент И 42,Узел 15 формирования номера страницы памяти (Фиг. 5) содержит группы43 и 44 элементов И, вход 45 коданомера страницы памяти,Узел 11 формирования запроса прерываний (Фиг. 6) содержит элементИ 46, триггер 47, элемент И 48,блок 49 элементов И, элемент И 50,триггер 51, элемент 52 развязки,вход 53 кода номера источжка прерываний,Шифратор (Фиг, 7) содержит элемент ИЛИ-НЕ 54 и элемент И 55.ЗВМ работает следующим образом.В процессе изготовления для управйения конкретным технологическимЪоборудованием во внутреннее ПЗУ.комплекс программ управления этимюоборудованием, в том числе программыобработки прерываний от узла 11. Коды начальных адресов этих программобработки прерываний Фиксируются во55внешнем. ПЗУ в ,блок 14 внешней памяти.каждый код адреса занимает две ячейки памяти ПЗУ 14), В качестве блока 14 может бьггь применена, например, микросхема типа К 556 РТ 5, имеющая органиэацию 512 х 8 бит, в которой может бьггь размещено до 256 кодов адресов программ обработки прерываний, Согласно размещению кодов адресов в блоке 14. устанавливается код номера источника прерывания на входе 53 в каждом из узлов 11, В зависимости от объема используемого ПЗУ 2 настраивается дешифратор обращения к ОЗУ (блок.3 оперативной памяти) так, чтобы адрес первой ячейки ОЗУ 3 следовал непосредственно за адресом последней ячейки внутреннего ПЗУ 2 (встроенные дешифраторы обращения к внутреннему ПЗУ 2 и ОЗУ 3 на чертеже не.показаны). Выход блока 15 настраивается на обращение к первой ячейке ОЗУ 3, а в последнюю ячейку ПЗУ 2 вносится код команды безусловного перехода (команда 1 ИР).При включении напряжения в цепи "Общий сброс" (не показано) вырабатывается импульсный сигнал, которым устанавливаются в исходное состояние триггеры 32, 33 узла 17 захвата, триггеры 40, 41 узла 21 организации цикла прерывания, счетчик 16 дополнения адреса, триггеры 47, 51 во всех узлах 11, блок 28 приоритетного прерывания, регистр 29 кода прерывания и микропроцессор 25.В результате на входах ТЗ операционного блока 1, ПЗУ 14, стробирующем входе узла 15, входе ТПР блока 1 установятся уровни логического нуля, счетчик команд (не показан) микропроцессора 25 установится в начальное (нулевое) состояние и микропроцессор 25 будет выполнять программу обслуживания технологического оборудования, Текст этой программы зафиксирован в ПЗУ 2 При этом информационные выходы регистра 29 кодов прерывания, узла 15, ПЗУ 14 ереводятся в высокоимпедансное состояние. При этом информация между микропроцессором 25, постоянной памятью 2 и оперативной памятью 3 и внешними устройствами циркулирует. через контроллер 26 по шинам 4, 5, 7, 9 стандартным.путем.Когда в процессе Функционирования на тактирующем входе триггера 47 одного из узлов 11 сформируется импульс, запроса прерывания, на его выходе21029 50й ся завершение параллельно-последовательной передачи адреса запрашиваемойпрограммы обработки прерывания изПЗУ 14 в фиксированную область ОЗУ 3,Кроме того, произойдет очередное переключение счетчика 16 дополнения адреса,результате чего на первом выходе егоустановится сигнал логического 0а на втором - сигнал л огич ескоикоторый, пройдя. чер ез блок 1 5. шинный 16установится сигнал. логической единицы, и по приходу тактового импульсана второй вход (нумерация входовблоков в описании идет сверху вниз)седьмого элемента И 46 произойдетпереключение триггера 51 этого узла11, сигнал с его выхода через элемент52 развязки поступит на третий вход.первого элемента И 19. Очередной тактовый импульс сформирует на выходеэлемента И 19 импульс, которым осуществится переключение триггера 32в узле 17 захвата и триггеров 40. и 41в узле 21 организации цикла прерывания, Сигнал с второго выхода узла21 заблокирует прохождение тактовыхимпульсов через элемент И 19, причемего первый выход подготовит к передаче сигнал с второго выхода счетчика16 через элемент И-НЕ 20, заблокируетпрохождение сигнала с линии захватямагистрали 24 через элемент И 37,затем сигнал логической единицы свыхода триггера 32 через элементИЛИ 35 установит сигнал ТЗ на входеблока 1, через элемент 36 развязкиустановит сигнал "Захватна линиизахвата магистрали 24 и подготовитэлемент И 34 к прохождению сигнала свыхода ПЗ блока 1.по линии 13,Сигнал ТЗ, поступая на вход НО 1.Пмикропроцессора 25, переводит его врежим захвата, в результате чего всевыходы микропроцессора 25 переводятся в высокоимпедансное состояние(адрес, данные и прочие), а на выходеНЕПА появляется сигнал логическойединицы, который переводит в высокоимпедансное состояние все выходыконтроллера 26, подготавливая темсамым шины 4, 5, 9 к использованиюсхемой описываемого устройства. Этотже сигнал с выхода ПЗ блока 1 поступает на линию 13 и третий вход узла17 захвата. Распространяясь черезэлементы И 12, сигнал подтверждениязахвата достигнет активного блока 10,и на элементе И 12 этого блока дальнейшее прохождение его будет заблокировано. Этот сигнал поступит навторой вход элемента И 48 активногоузла 11, пройдя на выход элементаИ 48, возвратит в исходное состояниетриггер 47, подготовит прохождениесигнала с разряда А 1 шины 7 адресачерез элемент И 50 и переведет вактивное состояние блок элементовИ 49, в результате чего код.иденти 5 10 15 20 25 30 35 40 45 фикатора активного источника прерывания с входов 53 номера источникапрерыващя. через блок 49 установитсяна шине 9 данных. магистрали внешнихустройств. Этот код не может бытьискажен источниками прерывания более высокого приоритета даже еслив течение описанного процесса педейдут в активное состояние триггеры47, так как прохождение сигнала черезэлементы И 46 этих источников будетзаблокировано сигналом захвата налинии 24 захвата магистрали,. Сигналподтверждения захвата, пройдя черезэлемент И 34 на второй выход узла17 захвата, переведет в активное состояние блок 15 формирования страницыадреса ОЗУ, ПЗУ 14 и заблокирует работу регистра шинного формирователя8, в результате чего шина 9 данныхмагистрали внешних устройств настроится на передачу кода идентификатораот активного узла 11 к адресным входам ПЗУ 14, Помимо этого, сигнал свыхода элемента И 34 запустит формирователь 39 импульса, На время действия импульса с выхода формирователя 39 импульса блокируется прохождение сигналов с тактирующего входаузла 17 захватя через элемент И 38Этим гарантируется завершение переходных процессов в магистрали внешних устройств и установление действительной информации на выходахПЗУ 14 и блока 15 Очередной тактовый импульс Ф 2 блока 1 пройдет черезэлемент И 38 и с третьего выхода узла 17 захвата через элемент ИЛИ 18запишет первый байт адреса программыобслуживания прерывания в первуюячейку ОЗУ 3. Задним фронтом этогоимпульса осуществится персключениесчетчика 16, на выходе внешнего ПЗУ14 установится код второго байта адреса программы обслуживания прерывания, а на выходе узла 15 установитсякод адр ес а втор ой яч ейки ОЗУ 3, Сл едующим тактовым импульсом осуществит 1621029Формирователь 6, по линии А 1 шины 7 адреса на первый вход элемента И 50 активного узла 11, произведет установку в исходное состояние триггера51 этого узла 11. В результате сни-мается сигнал запроса прерывания с линни 22 коллективного пользования, выключается блок 49 и.освобождается шина 9 данных магистрали внешних устройств, Кроме тогО, сигнал с второго выхода счетчика 16 дополнения адреса через второй вход узла 17 захвата установит в исходное состояние триггер 32,. сняв при этом сигнал 15 с входа ТЗ блока .1 и сигнал требования захвата с линии 24. Одновременно сигнал с второго выхода счетчика 16 дополнения адреса, пройдя через элемент И 20, установит сигнал логи ческой единицы на входе ТПР блока 1, Если к описываемому моменту времени потребуется обслуживание прерывания для источника с более высоким приоритетом, чем приоритет, присвоенный описываемому устройству (сигнал на входах В 5,. Я 7 блока 28 прерывания), например, обслуживание внутреннего таймера и т.п требование прерывания от устройства ставится в очеоепь 1на обслуживание, и при обслуживании . прерывания более высокого приоритета,сопровождаемого изменением сигналовЦПР и РПР узла микропроцессора 1,состояние описываемого устройства 35 не изменяется, так как для этих прерываний.шифр кода прерывания, выдаваемый с выхода 00 регистра 29, не совпадает с шифром кода, реализованного в шифраторе 23 начала прерыва 40 ния. Этим исключается потеря заявок на обслуживание от описываемого устройства. Кроме того, если в описываемый отрезок времени на линии 22 коллективного пользования одним из источников 11 прерывания будет выставлен запрос прерывания, начало его . обслуживания будет заблокировано сигналом с второго выхода узла 21 организации цикла прерывания на первый 50 вход элемента И 19 до момента, когда будет обслужен предыдущий запрос прерывания по линии 23. Если микро,процессор 25 не занят обработкой прерывания более высокого приоритета, 55 он переходит к обслуживанию требования прерывания от описываемого уст" ройства. В начале обслуживания прерывания на выходе 1 ИТЕ микропроцессора 25 присутствует сигнал логической единицы, разрешающий реакцию на ТПР по входу К 4. Очередным тактирующим сигналом с выхода БУМС микропроцессора 25 производится фиксация сигнала прерывания (в нашем случае по входу Б), преобразование его в трехразрядный код на выходах АОА 2 блока 28 (для рассматриваемого случая на выходах АО, А 1, А 2 сформируется код А 4). Одновременно с этим на. выходе 1 БТ вырабатывается импульс, который Фиксирует код прерывания в регистре 29 и выставляет сигнал логической единицы на выходе 1 МТ этого регистра. По завершении выполнения очередной команды программы микропроцессор 25 проверяет значение сигнала на входе 1 БТ, При обнаружении сигнала логической единицы микропроцессор 25 приступает к реализации цикла прерывания. При этом снимается сигнал логической единицы с выхода 1 ИТЕ. В момент выработки сигнала БУМС на шине ЭВ выставляется код слова состояния микропроцессора 25, По сигналу БУКС на выходе БТБ ТВ генератора 27 слово состояния фиксируется в контроллере 26, в результате чего на выходе 1 ИТА контроллера 26 устанавливается сигнал логической единицы. Этот сигнал подготавливает к работе шифратор 23, а также регистр 29 к первому сигналу с выхода ПВ 1 И микропроцессора 25. При появлении сигнала логической единицы на выходе ВВ 1 И контроллер 26 настраивае-ся на передачу информации с шипы 4 в микропроцессор 25. На информационных выходах регистра 29 выставляется код команды "Рестарт" КБТ с замешанным в нем по разрядам ПЗР 5 кодом уровня прерывания (например, как показано на Фиг. 7, код вектора "4"), в результате чего сигнал с выхода шифратора 23 начала прерывания возвращает в исходное состояние счетчик 16 дополнения адреса, триггер 40 узла 21 организации цикла прерывания, Команда КБТ, поступив в микропроцессор 25, отправляет в стек, размещенный в оперативной памяти 3, содержимое счетчика команд микропроцессора 25 и заменяет его кодом вектора прерывания. По месту вектора, выделенного дпя обслуживания прерывания16 10 29 1 О 30 9от описываемого устройства, в ПЗУ 2размещен общий, не зависящий отфункций обработки прерываний фрагменттекста, согласно которому осущест 5вляется защггта оперативной информации (регистров общего назначениямикропроцессора 25) прерванной программы, переход с помощью командыобращения к подпрограмме (командаСА 1 Д ) к адресу последней ячейкиПЗУ 2, откуда команда безусловногоперехода, используя фиксированнуюобласть ОЗУЗ, передает управлениезапрапнгваемой программе обработки 15прерыванийКаждая из программ обслуэгжвания прерывания заканчиваетсякомандой возврата из подпрограммы(например,. команда НЕТ дпя микропроцессора типа КР 580 ИК 80), в результатечего осуществляется возврат к общемуфрагменту текста, в котором производится восстановление оперативной информации прерванной программы, выполняются команды перевода микропроцессо ра 25 в режим разрешения прерыванияи команды выхода из прерывагнгя, Лрезультате этого сигнал логическойединицы с выхода 1 ИТЕ микропроцессора 25, пройдя через элемент И 42,возвратит в исходное состояние триггер 41 узла 21 организагнги цикла пре -рывания, и сигнал с второго выходаузла 21 разрешит прохождение сигналов через элементы И 19 и И 37, рязре 35шая тем самым реакглгю на новый запроспрерывания по пинии 22 колпективноэ опользования,Таким образом, при согласованностипотока заявок от источников 11 пре -рываний с вычислительной мощностьюмикропроцессора 25 настройка ня запрашиваемую программу обработки прерывания осуществляется эа минимальноеВр емя (д Вя ыяпги иных такт й ми кр 011 р О 45цессора 25), чем реализуется поставленная цель ускоренной обработкипрерывания практически неограниченного количества источников прерываниядля процессоров с узким полем векторов прерывания. Формула изобретения Электронная вычислительная машина дпя ускоренной обработки запро 55 с ов пр ер ывани й, с од ержащая операционньнг блок, блок постоянной памяти, блок оперативной памяти, первый и второй шинные формирователи, причем информационный вход-выход операционного блока через шину данньгх электронной вычислительной машины соединен с информационным входом-выходом блока оперативной памяти, выходом блока постоянной памяти и первым информационным входом-выходом первого пнгнного формирователя, выход адреса опера 3 ционного блока через шину адреса электронной вычислительной машины соединен с адресными входами блоков постоянной и оперативной памяти и с первым информационным входом-выходом второго шинного формирователя, выход управиегпгя чтением операционного блока соединен с входами управления чтегпгем блоков оперативной и постоянной памяти, о т л и ч а ю -щ а я с я тем, что, с целью расширения области применения зя счет возможности обепуживаггия произвольногочисля источников прерываний, оня допопнитепьно содержит счетчик, блоквнешней памяти, элемент ИЛ 1-Н элемент И-Н шесть элементов И, дваэлемента ИЛИ, четьгре триг еря, формирователь импульса, элемент развязки, две группы элементов И и К(К - число источников прелвянггй)блоков иггп цияюгг э я ции пр ср ьпэяний,причем выхоггы подтверждения прерывания, ря:эрешения прерывания и управления записью операционного блокасоединены соответственно с первьппгвходами первого и второго элементовИ и первого элемента ИЛИ, выход которого соединен с входом записи блока опгративной памяти, прямой вьгходпервого триггера соединен с первымвходом .элемента И-Ш., выход которогосоедггнн с входом требования прерьгвания операционного блока, вход требования захвата которого соединен с выходом второго элемента 1 Л 11, второй вход элемента 11 - НГ соепгвегг свыходом старшего разряда счетчика,с синхровходом второго триггера ис первым входом первого элемента Ипервой группы, первый вход второгоэлемента И первой группы соединенс выходом младшего разряда счетчикаи с входом младшего разряда адресаблока внешней памяти, выход которогосоединен через шину данных электронной вычислительной машины с информационным входом-выходом операционногоблока, выход первого элемента И соединен с входом установки в "1" первого триггера и с входом установкив "О" счетчика, синхровход которогосоединен с вторым входом первого "элемента ИЛИ, с выходом третьегоэлемента И, входы номера страницыпамяти электронной вычислительноймашины соединены с первыми входамиэлементов И второй группы, выход четвертого элемента И соединен с входомформирователя импульсов, с первымвходом третьего элемента И, с входомуправления первого шинного формирователя, с входом управления чтениемблока внешней памяти и с вторыми входами элементов И первой и второйгрупп, выходы которых соединены через шину адреса электронной вычислительной машины с адресным выходомоперационного блока, вторые информационные входы-выходы первого шинногоформирователя соединены через внешнююшину адреса электронной вычислительной машины с входами старших разрядов адреса блока внешней памяти и синформационными выходами всех блоковинициализации прерываний, информационные входы которых через внешнююшину данных электронной вычислительной машины соединены с вторым информационным входом-выходом второгошинного формирователя, синхронизируюпий выход операционного блока соединен с синхровходами всех блоковинициализации прерываний, с вторымвходом третьего элемента И, с синхровходом четвертого триггера и спервым входом пятого элемента И,второй вход которого соединен с информационным входом четвертого триггера и с выходом шестого элемента И,первый вход которого соединен с инверсным выходом второго триггера ис входом элемента развязки, выходкоторого соединен с вторым входомшестого элемента И и с входами блокировки всех блоков инициализациипрерываний, вход опроса первого блока инициализации прерывания соединенс выходом подтверждения захвата.операционного блока и с первым входомчетвертого элемента И, выход опросаМ-го (М = 1, 1( - 1) блока инициализации прерываний соединен с входомопроса (М+1) - го одноименного блока,второй вход четвертого элемента Исоединен с прямым выходом второго 10 15 О 25 30 35 40 45 50 55 триггера и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом четвертого триггера, инФормационные входы первого и второго триггеров соединены с шиной логического нуля электронной вычислительной машины, выход формирователя импульсов соединен с третьим входом третьего элемента И, инверсный выход первбго триггера соединен с третьим входом пятого и шестого элементов И, выходы требования прерывания всех блоков инициализации прерываний объединены через "МОНТйКНОЕ ИЛИ и соединены с четвертым входом пятого элемента И, .выход которого соединен с входом установки в "1" первого и второго триггеров и с входом установки в "О" третьего триггера, выход которого соединен с вторым входом второго элемента И и с синхровходом первого триггера, третий, четвертый и пятый разряды информационного входа-выхода операционного блока соединены соответственно с первым и вторым входами элемента ИЛИ-НР и с вторым входом первого элемента И, третий вход которого соединен с выходом элемента ИЛИ-НЕ,н причем блок инициализации прерывании содержит первый и второй триггеры, с первого по четвертый элементы И, элемент развязки. и блок элементов И, причем вход запроса прерывания блока инициализации прерываний соединен с синхровходом первого триггера, выход которого соединен с первым входом первого элемента И, второй и третий входы и выход которого соединены соответственно с входом блокировки и синхровходом блока инициализации прерываний и с входом установки в "1" второго триггера, выход которого соединен с первыми входами второго и третьего элементов И, с входом элемента развязки, выход которого соединен с входом требования прерывания блока инициализации прерываний, информационные вход и выход которого соединены соответственно с первым входом четвертого элемента И и с выходом блока элементов И, первый вход которого соединен с выходом кода номера источника прерывания блока инициализации прерываний, выход второго элемента И соединен с вторыми входами четвертого элемента И и блока элементов И и с выходом ус 4162102913тановки в "1" первого триггера, выход четвертого элемента И соединенс синхровходом второго триггера,.вход опроса блока инициализации прерываний соединен с вторыми входамивторого и третьего элементов И, выход третьето элемента И соединен свыходом опроса блока инициалиэациипрерываний, шина логического нуля5кот ор ог о соединена с информа ци он нымивходами первого и второго триггере,