Реверсивный аналого-цифровой преобразователь

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ААНИЕ ИЗОБРЕТЕНИ ЕТЕПЬСТ 8 ГОсудАРстВенный номитетПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГННТ СССР(56) Тешылков Ф. Е. Теоретические основыинформационной техники. - М.: Энергия,1971, с. 424,Колосов В. Г. Проектирование узлов исистем автоматики и вычислительной техники. - Л.: Энергоатомиздат, 1983, с. 58,рис. 2 - 26. ЯО 161237 51)5 Н 03 М 1 02 1 4(57) Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах управления и системах автоматизации научных исследований. Цель изобретения - расширение области применения. Это достигается тем, что в преобразователь, содержащий коммутаторы 1 и 13, реверсивный счетчик 2, цифроаналоговый преобразователь 3, фиксаторы 4 сигнала, блок 5 сравнения, введены блок 6 сопряжения, мультиплексоры 7 и 8, блоки 9 и 10 памяти, элементы И 1 и 12 и блок 14 управления. 2 з. и. ф-лы, 6 ил.15 20 25 Г,0 55 Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах управления и системах автоматизации научных исследований.Целью изобретения является повышение быстродействия.На фиг. 1 приведена функциональная схема устройства; на фиг, 2 - функциональная схема блока управления; на фиг. 3 - функциональная схема блока сопряжения; на фиг. 4 - функциональная схема управляемого генератора; на фиг, 5 - функциональная схема формирователя импульсов; на фиг, 6 - временные диаграммы сигналов на выходах блока управления,Устройство (фиг. 1) содержит коммутатор 1, реверс вный счетчик 2, цифроаналоговый преобразователь (ЦАП) 3, фиксаторы 4 сигнала, блок 5 сравнения, блок 6 сопряжения, мультиплексоры 7 и 8, блоки 9 и 10 памяти, элементы И 11 и 12, коммутатор 13, блок 14 управления.Блок управления (фиг. 2) содержит формирователи 15 и 16 импульсов, элементы И-НЕ 7 и 18, триггер 19, счетчик 20, формирователь 21 импульсов, инверторы 22 и 23, триггер 24, формирователь 25 импульсов, элемент ИЛ И-НЕ 26, дифференцирующий элемент 27, имеющий вход 28, формирователь 29 импульсов, элемент И-НЕ 30, элемент И 31, управляемый генератор 32.Блок сопряжения (фиг. 3) содержит элементы ИЛИ-НЕ 33 - 43, коммутаторы 44 и 45, инвертор 46, элемент И-НЕ 47, триггеры 48 и 49, элементы И-НЕ 50 и 51, инвертор 52, элементы И-НЕ 53 и 54, инвертор 55, элемент И 56, элемент И-гЕ 57, инвертор 58 и элемент И-НЕ 59.Управляемый генератор (фиг. 4) содержит формирователи 60 и 61 импульсов и элемент И 62.Формирователи5 и 21 импульсов (фиг. 5) содержат формирователи 63 и 64 сигналов и элемент И 65.Кривая А (фиг. 6) характеризует последовательность сигналов на выходе двоичного счетчика 20, причем 1, 2, 3, 4 и 7-й каналы - каналы АЦП, а 4, 5, 6 и 8-й каналы - каналы ЦАП. Кривая В характеризует последо. вательность импульсов с выхода формирователя 21. Импульс низкого уровня формируется по положительному фронту сигнала кривой А. Кривая С характеризует последовательность сигналов на входе счетчика 20, по заднему фронту которых счетчик 20 переключается, формируя адрес следующего опрашиваемого канала. Кривая 0 характеризует последовательность сигналов на выходе фор мипрователя 25, Импульсы низкого уровня формируются по переднему фронту сигналов на кривой В. Кривая Е характеризует импульс с выхода элемента 30, который формируется по переднему фронту сигнала на кривой О (3-й канал А 11 П), в случае есл время преобразования больше отведенног для каждого канала времени. Кривая Р характеризует последовательность импульсов на выходе элемента 31, которые формиру. ются на выходе элемента 15 для записи информации в блок 9, Кривая б характеризует последовательность импульсов на выходе формирователя 29, которые стробируют запись аналогового сигнала с выхода ЦАП 3 в фиксаторы 4;. Преобразователь содержит доступные для ЭВМ при помощи блока 6 блоки 9 и 10, число ячеек в каждом из которых равно числу каналов п. ЭВМ читает из 1-й ячейки блока 9 результат ана.лого-цифрового преобразования сигнала, поданного на 1-й вход коммутатора 1 (если 1-му каналу преобразователя назначена, путем занесения единицы в 1-ю ячейку блока 10, функция АЦП), Если же в 1-й ячейке блока 10 записан нуль, то на выходе фиксатора 4 поддерживается сигнал, пропорциональный коду, записанному в 1-ю ячейку блока 9.Если каналу назначен режим АЦП, то формирование в блоке 9 текущего результата преобразования по этому каналу и подготовки к работе преобразователя по следую. щему каналу производится под управлением блока 14 за два такта.Пусть первым тактом работы преобразователя является тот, к началу которого элементы преобразователя , аходятся в следующем состоянии: му.,ьиплесором 7 первые выходы блока 14 подключены к входу записи блока 9, к адресным входам блоков 9 и 10 коммутаторов 1 и 13; мультиплексором 8 выходы реверсивного счетчика 2 подключены к информационным входам блока 9; на входе записи блока 9 пассивный уровень (логическая единица); на адресных входах блоков 9 и 10 установлен адрес ячейки памяти, хранящей результат аналого-цифрового преобразования сигнала 1, полученный в предыдущем цикле.Первый такт начинается (фиг. 6, кривая В) записью кода с выходов блока 9 в реверсивный счетчик 2 по положительному фронту сигнала на третьем выходе блока 14. В течение этого такта осуществляется ожидание прихода устройства в установившееся состояние, т, е. срабатывание коммутатора 1, установление сигналов на выходах ЦАП 3 и блока 5. К концу такта на первом выходе блока 5 устанавливается единичный (а на втором выходе нулевой) уровень, если сигнал, сформированный ЦАП 3 пропорционально цифровому коду счетчика 2, больше сигнала на 1-м входе. При этом подготавливается прохождение сигнала с второго выхода блока 14 на вычитающий вход реверсивного счетчика через элемент 11. И наоборот, если выход ЦАП 3 меньше преобразуемого сигнала, единица формируется на втором (а на первом - нуль) выходе блока 5 и подготавливается прохождениесигнала на суммирующий вход реверсивного счетчика 2 через элемент 12. Данные сигналы смогут пройти через элемент 11 или 12 если задан режим А 1 Ш, т. е. ца первых входах элементов 11 и 2 установлена ло. ческая единица.Такт заверша тся прохождением одного или нескольких тактовых импульсов с второго выхода блока 4, через один из элементов 1 или 12 на вычцтающий или суммирующий вход реверсивного счетчика приводя его содержимое в соответствие с изменившимся входным сигналом.Во втором такте после срабатывания блока 5 (т. е. выходной сигнал ЦАП 3 больше или меньше изменившегося входного сигнала) выдается (отрицательным фронтом кривой Г, фиг. 6) сигнал по одной из шин, поданных через мультиплексор 7 г первых выходов блока 14 на вход записи первого блока 9 памяти. Этот сигнал переписывает содержимое реверсивного счетчика 2 в блок 9. По завершении записи зддний фронт кривой 6 (совпадающий с положительным фронтом кривой Е ф ц. 6), цд первых выходах блока 14 устанавливается новый адрес, соответствующиг следуювгсму ка налу после чего осуществляеся запись выходного сигндлд первого блока 9 памяти в реверсивцый счетчик 2 (сигналом с третьего выхода блока 14). Последний сигнал является началом первого такта работы ппеобразователя по новому каналу.Номер очередного канала равен 1+1, если (и, и 1, если 1=-п.При цифроаь, логовом преобразовании по каналу 1 код, зац, анный в реверс вный счетчик 2 в начале первого такта, не изменяется, так как с цал "сгического нуля с выхода блока 10 запирает оба этемента И 11 и 12. Этот же сигнал высокий уровень ца кривой б, фиг. 6) цк. ючд коммутатор 13, разрешая ему прог, сто зь управляющий сигнал с четвертого вь,.хода блока4 на первый вход фиксатора 4,. Сигнал с четвертого выхода блока 14 подается после завершения переходного процесса на выходе. ЦАП 3 и переводит элмент 4, из режима хранения в режим записи. При этом происходит исдзаряд емкости в элементе 4;,Работа блока 4 начинается с установочного сигнала Сброс Н при включении питания ЭВМ.Сигнал Сброс Н поступает на вход фс крсвдтеля 16, которыц формирует короткий отрицательный им ульс. Этот импуль сбрасывает трип ер 24, при этом логическая единица с инверсного выхода триггера 24 разрегцаст прохождение импульса с формирователя 16 через элемент 18, а элемент 17 в это время заперт уровнем логического нуля с прямого выхода триггера 24. Импульс с выхода элемента 18 (элементы 17 и 8 - это элементы, имеющие 15 2 О Я30 35 40 45 50 вьход с с"крытым коллектсрс",. 1 з 1 му цх выхоль объедцн:ы) пс, г на счетный вход счетчика 20. Кром.,ого, этот импульс, пройдя через ццвертср 2. удер кивает формирователь 25 в пассивном сстсяццц нд время лей с гвц я им цул ьс а.;, выхода х счетчика 20 цодсчцтываетс. адрес чейки блока Ч, ссстветстнуюгцей с;," лц. му номеру канала ксммугзтора . После достижения макс ьчальнсго кода и - 1 счетчик 20 сбрасывд.ся в нуль, обеспечивая цикл;ское повторение работы преобразователя. Кроме того, с младшего разряда счетчи;.з 20 сигнал попадает ца вход фсрмцровдтс. я ".торый форм. ует отрицательн,. импульсы с длительностью, необходимой для перезаписи информации из блока 9 в реверсивный счетчик 2 и пере.;цючен я коммут:сра Эти импульсы формируются по положчельному и отрицательному фронтам входного сцгцдла.Импульс с выхода формирователя 21 запирает ца время переключений формирователь 15. запускаемый по любому фронту сигнала цд первом выходе блока 5, чтобы исключит ложные срабатывания счетчика 20 в режим А 1.1 П. По заднему фронту вь;хслного имцул са формирователя 2 в "тцг. гор 24 здцисыиается признак АЦП,ЦЛ 1 . постуцак 1 щий цд второй вход блока 14 с выхода блока 10. Если задан режим АЦГ, то с црямс.-с выхода триггера 24 уровень логической елицццы разрешает прохождение кс. ротких срицдтельных импульсов (ос; ествляющцх .;змсцение кода в счетчике 20) с выхода формирователя 5 через элемен7, а элсмец г 8 в это время заперт логическим нулем с инверсного зыхсда триггсрд 24. Если за стведсццос канал ремя (отсчить- вае.;юе совокупностью элементов 22, 25, 30 и 31) форцрсвдтсль 15 не запускае-.я, происходит прц нуди ельцов церек,чючецче ; дналсв выходным сигналом элемент" Л. Независимо ст источника сц ц. - , цег клюцеция номера кдцдлд, цсстуцаюццчс цд вхсл счетчика 20, пер .; .1 змецеццем к,да в счетчике 20 формируется :. 1 дл записи содержимого реверсивного счетц ка 2 г о,к. 9: при переключении канала по срдбат данию блока 5 сигналом записи явл".ття выходной сигнал элемента 15,ода.; ый нд выход блока 14 через элемент 3., ри пер кл;счеции канала пс истечении отведенного интервала времени - выходной .цгнал,цемента 30. В первом случае повтор 1 ое перс. ключецце кдцдла и запись в память блскиручстся риггеро 19. Сигнал записи в б;юкс выхода счетчика 20 подан на втсрьс ццфсрмацисц ые входы мультиплексора 7, поэтому совокупность этих сц налсв обозначена как пардлле-ьцый код цд ц.рвых выодах блока 14 фцг. 1).Если триггеюм 24 залдц режим ЦАП. тс нуль цд его прямом вы,лс здпнрдсг элемент7 и здирецгает црохс к ц:;ис снгца. цО 5 20 л 5 % записи в блок 9 через элемент 31, и единица с инверсного выхода полготавливает прохождение отрицательного импульса с выхода формирователя 29 через элемен 1 18. Кр ме того, сигнал с прямого выхода три 1 с ра 24 разрешает запуск формирова гсл выходным сигналом элемента 21.По заднему фронту выходного импульса формирователя 29 производится увели иние кода номера канала в счетчике 20. С в орого выхода формирователя 29 импульсом положительной полярности осуществляетс з- пись выходного сигнала ЦАП в фиксатор 1 Длительность выходного импульса элемснта 29 должна быть достаточна для запоминания выходного сигнала ЦАП.Формирование импульсов на втором выходе блс а 1 1, предназначенных для подачи на счетнь, входы реверсивного счетчика 2, осуществляется управляемым генератором 32. Формирователь 61 запускается по заднему фронту импульса заданнои длительности с выхода формирователя 60. Далее формирователь 60 уже запускается отрицательным фронтом импульса с выхода формирователя 61. С прямого и инверсно го выходов формирователей 60 и 61 соответственно импульсы попадают на входы элемента 62. Запрет нрохожления импульсов с выхода элемента 62 осуществляетсяут и воздействия входного импу."ьса на (олы сброса формирователей 60 ч .1, переводя их в пассивное состояние.На диаграмме сигналои в разных точ. ках блока 14 (фиг. 6) 1, 2, 3, 4, 7-й каналы работают в режиме АЦГ. а 5, 6, 8-й кандлы - в режиме ЦАП. Кгивая Л отображает сигнал на выходег алшего разряда счетчика 20, по котором, осуществляется переключение каналов. Кривые Г Е отражают формирование импупса,:ереключения каналов по истечении от: сенного: а преобразование времени:р:жиме АЦП. Такая ситуация возможна, ес,ш скорость и: менения входного сигнала преьппает быстродействие АЦП, а также работу АЦП во время вхождения в ре м слежения после включения питания Л Реализация блока 6,швисит от па интерфейса, используемого в ЭГ 5 . х. эрым должен работать преобразователь, пап;.чеп блок 6 (фиг. 3) работает " магистра,ьиь:интерфейсом МПИ. Интерфейсная магистраль в этом случае содержит шестнадцаь шин АД 1, , АД 16 для передачи адреса и обмена данными между ЭВМ и периферийными устройствами. Кроме того, гри обращении к периферийному устройстыи (т. е. обращении по адресу, большему 160000) одновременно с адресом устройства ЭВМ вырабатывается сигнал ВУ, В блок 6 поступают из ЭВМ также управляющие сигналы интерфейса: сигнал СИА, указывающий, что ЭВМ выставила на шинах ЛД; адрес абонента,сигнал Вывод, указылдкгщий, что ЭВМ выставила на ш, нах ЛД 1 данные для занесения по ранее заланпому алресу, и сигнал Ввод, по которому периферийное устройство долж чо выставить даи л лля ввода в ЭВМ. После приема данных из ЭВМ по сигналу Вывод или передачи данных в ЭВМ по сигналу Ввод блок 6 передает в ЭВМ сигнал СИП, разрешающий ЭВМ начать новый цикл обмена данными. Активные уровни всех перечисленных сигналов низкис.15 лок 6 при вводе данных из преобразователя в ЭВМ (интерфейсный цикл Ввод) работает следующим образом,ЭВМ выставляет адрес одного из восьми каналов преобразователя (блоа памяти). Этим адресом может быть восьмеричное число от 177700 до 177716 либо в ,)сьмеричное число от 177770 до 177736, если есть обращение к блоку 10, Сигналы .а шинах АД 1 АД 12 и сигнал ВУ имеют при этом низкий уровень и проходят через э.и менты 33 -40 на элемент 47 на пять входов и на триггеры 48 и 49. Если адрес на входах элементов 33 - 40 и принадлежит области 177700 - 177736, то на выходе элемента 47 формируется низкий уровень сигнала.На триггере 49 запоминается разряд АД 4, нулевое значение которого (адреса в диапазоне 7700 177716) указывает на обращение к блок 9, а "циничное з "а ение (адреса в диапазоне 177. 20 - 1736) указывает на обращение к блоку 10,Сигнал СИА, поступаю.ций через элемент 41, записывает в триггер 49 значение разряда АД 4, а пройдя через инвертор 6, этот же сигнал записывает данные с пин АД 1, АД 2, АДЗ и выходной сигнал элемента 47 в триггер 48. При этом логическая единица нд выходе А 1 триггра 48 является признако;бра пгсиия,; одному из каналов преобразова 1 еля (общим адресом), а на выходах А 2, АЗ, А 4 записан номер канала преобразователя, поступающий на выход блока 6. Этот номер канала попадает, на адресные входы блока 9 и блока 10 через муль. типлексор 8, который переключается общим адресом с выход" 2 блока 6.Э 154 выставляет сигнал Ввод, котоэыи и о-дит черсэлемент 42, склалываясь ,а элементе 50 . общим адресом с выхоА 1 триггера 48, и формирует сигнал гпзкого уровня на управляющих входах коммутаторов 44 и 45. При этом коммутаторы 4445 переключаются на ввод информации (поданной на второй вход блока 6) в ЭВМ (входы 1, шинных формирователей подключены через двунаправленные шины В; к интерфейснои шине ЭВМ), Таким образом получается, что выходы блока 9 оказываются подключены к шине ЭВМ. Сигнал с выхода элемента 50, пройдя через элементы И-НЕ 54 и инвертор 58, попадает на15 20 25 35 ао 45 50 55 Формула изобретения вход элемента 57 (формируя при этом сигнал СИП, говорящий о том, что данные выставлены на интерфейсную магистраль ЭВМ) и на вход элемента 59 (разрешая пройти на интерфейсную магистраль ЭВМ признаку ЦАП или АЦП с первого входа блока 6 сопряжения),ЭВМ принимает сигнал СИП, читает данные и заканчивает цикл обращения к каналу, снимая сигналы СИА и Ввод.Блок 6 в режиме вывода данных из ЭВМ в блоки 9 и 10 (цикл Вывод) работает следующим образом. Эта операция необходима для записи режимов работы в блок 10 с выхода 5 блока 6 (разряд АД 8) и при записи данных в какую-нибудь ячейку памяти блока 9, используемую для реализации режима ЦАП, с третьего выхода блока 6. Распознавание адреса, посылаемого ЭВМ, производится аналогично описанных для цикла Ввод.ЭВМ выставляет сигнал Вывод, который, пгойдя через элемент 43, элемент 51 и ипвертор 52, попадает на входы элементов 56 и 53. При этом, если происходит запись информации в блок 9, то высокий уровень сигнал; с инверсного выхода триггера 49 разрецает сигналу Вывод пройти через элемент 56. Его поохождение через элемент 53 запрещается сигна.ом с прямого выхода триггера 49. С выхода элемента 56, являющегося выходом 4 блока 6, высокий уровень сигнала попадает на управляющий вход мультиплексора 8, который подключает входы блока 9 через коммутаторы 44 и 45, через выход 3 к интерфейсной магистрали ЭВМ. Коммутаторы 44 и 45 оказываются подключенными шинами В; к выходам Оь так как нг их управляющих входах поддерживается уровень логической единицы (ввода нет). С выхода элемента 56 сигнал Вывод, пройдя через инвертор 58, попадает по одной из шин первого выхода блока 6 через мультиплексор 7 на вход записи блока 9 низким уровнем. Мультиплексор 7 во время цикла Вывод исключает попадание на блок 9 сигнала Запись от блока 14. Аналогично производится запись признак режима в блок 10, за исключением того, что вместо элемента 56 открыт элемент 53.Сигнал Вывод с выхода элемента 51, пройдя через элементы 54 и элемент 5, формирует сигнал СИП низкого уровня. Появление этого сигнала говорит ЭВМ о том, что данные приняты периферийным устройством (т. е. блоком 6) и ЭВМ снимает сигнал Вывод и СИА. На этом цикл Вывод заканчивается. 1. Реверсивный аналого-цифровой преобразователь, содержащий первый коммутатор, информационные входы которого являются соответствующими входными шинами, а выход соединен с первым входом блока сравнения, цифроаналоговый преобразов- тель, входы которого соединены сОотзетствуюп.ими выходами реверсивного счетчика, второй коммутагор, выходы которого соединены с соответствующими первыми входами фикса-.оров сигнала, выходы которых являются соответствующими выходными шинами, отличающийся гем, что, с целью повышения быстродействия, в него введены два мультиплексора, два блока пмяти, два элемента И, блок управления и елок сопряжения, первые выходы которого соединены с соответствующими первы ми адресны ми входами первого мультиплексора, второй выход соединен с управляющим входом первого мультиплексора, третьи выходы соединены с соответствующими первыми адресными входами второго мультиплексора, четвертый выход соединен с управляющим входом второго мультиплексора, пятый, шестой и седьмой выходы соединены соответственно с информационным входом, входом записи первого блока памяти и первым входом блока управлен.я, гервый вход блока сопряжения объединен с первыми входами первого и второго элементов И, вторым входом блока ч 1 равления, первым управляющим входом второго коммутатора и соединен с выходом первого блока памяти, вторые входы блока сопряжения объединены с соотвегствуОщими информационными входами реверсивного счетчика и соединены с соответствующими выходами второго блока памяти, группа входов-выходов является шиной интерфейсной магистрали, и-адресных входов первого и второго блоков памяти соответственно объединены и соединены с соответствующими и-Выходами первого .гул ьтиплексора, выходы второго мультиплексора соединены с соответствующими информационнымн входами второго блока памяти, вторые адресные входы второго мультиплексора соединены с соответствующими выходами реверсивного счетчика, вторые адресные входы первого мультиплексора объединены с соответствующими адресными входами первого и второго компараторов и соединены с соответствующими первыми выходами блока управления, вход записи второго блска памяти соединен с и-м выходом первого мультиплексора, второй выход блока управления соединен с вторыми входами элементов И, третий выход соединен ссчет. ным нходом реверсивного счетчика, четвертый выход соединен с вторым управляю. шим входом второго коммутатора, трети Й вход блока управления объединен с третьим входом первого элемента И и соединен е первым выход;м блока сравнения, второй выход которого соединен с третьим входом второго элемента И, второй вход блока сравнения объединен с вторыми входамн фиксаторов сигналов и соединен с выходомцифроаналогового преобразователя, выходы первого и второго элементов И соединены соответственно с входами сложения и вычитания реверсивного счетчика. 2. Преобразователь по и. 1, отличающийся тем, что блок управления выполнен на пяти формирователях импульсов, трех элементах И-НЕ, элементе ИЛИ-НЕ, двух триггерах, счетчике, двух инверторах, элементе И, управляемом генераторе, дифференцирующем элементе, вход которого соединен с инверсным выходом первого формирователя импульсов, а выход - с первым входом первого элемента И-НЕ, второй вход которого соединен с прямым выходом первого триггера, а выход соединен с первыми входами элемента И и второго элемента И-НЕ, второй вход которого объединен с первым входом элемента ИЛИ-НЕ, вторым входом элемента И и соединен с прямым выходом второго триггера, третий вход второго элемента И-НЕ объединен с входом синхронизации первого триггера, третьим входом элемента И и соединен с инверсным выходом второго формирователя импульсов, выход второго элемента И-НЕ объединен с выходом третьего элемента И-НЕ и соединен со счетным входом счетчика не непосредственно, а через первый инвертор соединен с входом установки первого формирователя импульсов, информационный вход которого объединен с входом синхронизации второго триггера, входами второго инвертора и управляемого генератора, входом установки второго формирователя, входом установки в О первого триггера и соединен с инверсным выходом третьего формирователя импульсов, который является третьим выходом блока, вторым выходом которого является выход управляемого генератора, вход третьего формирователя импульсов соеди. нен с первым выходом счетчика, первый, второй и третий выходы счетчика и выход элемента И являются соответственно первыми выходами блока, третий выход счетчика соединен с входом установки счетчика, первый вход третьего элемента И-НЕ соединен с инверсным выходом второго триггера, второй вход объединен с входом установки второго триггера и соединен с выходом четвертого формирователя импульсов, вход которого является первым входом блока, третий вход третьего элемента И соединен с инверсным выходом пятого формирователя импульсов, прямой выход которого является четвертым выходом блока, а вход соединен с выходом элемента ИЛИ-НЕ, второй вход которого соединен с выходом второго и нвертора, информационный вход первого триггера является шиной нулевого потенциала, информационные входы второго формирователя импульсов и второго триггера яв,гяются соответственно третьим и вторым входами блока управления. 5 10 15 20 25 30 35 40 45 50 55 3. Преобразователь по п. 1, отличающийся тем, что блок сопряжения выполнен на одиннадцати элементах ИЛИ-НЕ, семи элементах И-НЕ, четырех инверторах, элементе И, двух триггерах, двух коммутаторах, первые инфорационные входы первого и второго коммутаторов являются соответственно вторыми входами блока, первые выходы первого и второго коммутаторов являются соответственно третьими выходами блока, управляющие входы первого и второго коммутаторов объединены с первым входом первого элемента И-НЕ, входом первого инвертора и соединены с выходом второго элемента И-НЕ, первый вход которого соединен с инверсным выходом первого триггера, второй вход соединен с выходом первого элемента ИЛИ-НЕ, второй вход первого элемента И-НЕ объединен с входом второго инвертора и соединен с выходом третьего элемента И-НЕ, выход первого элемента И-НЕ соединен с первым и вторым входами четвертого элемента И-НЕ, первый вход третьего элемента И-НЕ является вторым выходом блока, второй вход соединен с выходом второго элемента ИЛИ-НЕ, выход первого инвертора соединен с первым входом пятого элемента И-НЕ, второй вход которого является первым входом блока, а выход является шестым выходом блока, выход второго инвертора соединен с первыми входами элемента И и шестого элемента И-НЕ, второй вход которого соединен с прямым выходом второго триггера, а выход является пятым выходом блока, четвертым выходом которого является выход элемента И, который соединен с входом третьего инвертора, второй вход элемента И соединен с инверсным выходом второго триггера, первый, второй и третий прямые выходы первого триггера и выход третьего инвертора являются соответственно первыми выходами блока, первый, второй, третий и четвертый информационные входы первого триггера соединены соответственно с выходами седьмого элемента И-НЕ, третьего, четвертого и пятого элементов ИЛИ-НЕ, вход синхронизации через четвертый инвертор объединен с входом синхронизации второго триггера и соединенр с выходом шестого элемента ИЛИ-НЕ, информационный вход второго триггера соединен с выходом седьмого элемента ИЛИ-НЕ, первые входы первого, второго, третьего, четвертого, пятого, шестого и седьмого элементов ИЛИ-НЕ объединены и являются шиной нулевого потенциала, первый, второй, третий и четвертый входы седьмого элемента И-НЕ соединены соответственно с выходами восьмого, девятого, десятого и одиннадцатого элементов ИЛИ-НЕ, седьмой выход блока, первый и второй входы восьмого, девятого, десятого и одиннадцатого элементов ИЛИ-НЕ, пятый вход седьмого элемента И-НЕ, вторые входы первого, второго, третьего, чет 1612373 1.1вертого, пятого, шестого и седьмого элементов ИЛИ-НЕ являются соотвественно входами группы входов-выходов блока, выходы пятого и четвертого эл ментов И.НЕ,втооые выходы первого и второго коммутат, ,;ов являются соотве ггтвенно входа ми групд ы входов-выходов блока.1612 о,31 кан,Составитель А. Титов Реаактор И. щербак Техред А. Кравчук Корр.ктор О.акиле Заказ 3834 Тираж 668 11 одписнос ВНИИПИ Государственного комитета по изобр гениям и открытиям прп ГК 1 Т СССР 113035, Москва, Ж - 35, Раушс;ая цаб., л 4,5 Производственно-издательский комбинат Патент;, г. Ужгород, ул. Гагарина, 01