Матричный сумматор

1982.СССР 1986,к вычис быть исистемах ь изобретести работы ыть исполь емах повых сис ышение досого суммафункцион умматора; грамма ра на Фиг. 3 ий и выхо иг. 4 - ф о из вари льнаоты фиге матр граф блок цион блокМ одержиты ИЛИ 34-16 сло Уения,ГОСУДАРСТВЕННЫЙ КОМИТЕТпО изОБРетениям и ОтнРытиямПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕ А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретение относитс лительной технике и может пользовано в управляющих повышенной надежности. Це ния - повышение достоверн обретение относится к вычисли льнои технике и может зовано в управляющи шенной надежности.Цель изобретения - и товерности работы матри тора,Н а а Фиг. 1 приведенсхема матричного2 - временная диичного сумматора;переходов состояа управления; на фальная схема одноа управления.атричный сумматорторы 1 и 2, элемеенты И 7-13, узлы матричного сумматора. Матричный сумматор содержит два коммутатора, четыре элемента ИЛИ, семь элементов И,три узла сложения,. шесть регистров,два пороговых элемента, две группыэлементов И, узел дешифрации, группуэлементов ИЛИ, узел свертки по модулю два, элемент НБ и блок управления.Операнды, пройдя через коммутаторы,поступают на входы первого узла сложения. Первый пороговый элемент контролируют правильность представлениякодов переноса и результата первогоузла сложения. При обнаружении ошибки с помощью сигналов на выходахблока управления возможно исправление аппаратурных ошибок. 2 з.п. Ф-лы,4 ил. регистры 17-22, пороговые элементы23 и 24, группы 25 и 26 элементов И,узел 27 дешифрации, группу 28 эле -ментов ИЛИ, узел 29 свертки по модулю два, блок 30 управления, входы31, 32 первого и второго операндовматричного сумматора соответственно,выходы 33 и 34 результата и переносаматричного сумматора соответственно,входы 35-39 логического условия блока30 управления, шину 40 нулевого по"тенциала, выходы 41-45 блока .30,управления, вход 46 запуска матричногосумматора, тактовый и установочныйвходы 47 и 48 матричного сумматора,элемент НЕ 49, выход 50 завершенияоперации матричного сумматора, группу51 выходов блока 30 управления.20у, = (х; Л х, Л х, )ч(х д х, лЛ Х ) Ч(ХЛхевсЛ Х 1 З) у = (х л хл х) ч(х Лхл25 Лхз)ч (х Л хЛ х 1 З)в Блок элементов И узла 14 сложения имеет 1 входов х 1 (х = 1. , Ч где ц - основание системы счисления), З 0 (1 - 1) группу по 1 выходов ур =1.1 1 = 1.ц - 1) и описывается переключательными функ- циями 35 у = х Л х Узлы 14-16 слюжения позволяют складывать два 1-разрядных числа с позиционным представлением цифр по модулю с 1.Соединение разрядов группы 51 выходов блока 3 управления с разрядами входа второго операнда узла 16 позволяет осуществить вычитание с помощью узла 16. С этой целью первый разряд группы 51 выходов блока 3 соединен с первым разрядом входа второго операнда узла 16; к )-му разряду входа второго операнда узла 16 подключается (ц + 2 - 1)-й выход группы 51 блока 30 (у = 2, , ч). 40 45 50 Таким же образом происходит подключение разрядов группы 51 блока 30 к разрядам второго информационно- го входа коммутатора 1, что позволяет осуществлять операцию вычитания с помощью узла 14Блок управления содержит группу вс 1+352 ив - т - срвиговцх регистров, ре. гистр 53 сдвига, элементы НЕ 54-58, элементы ИЛИ 59-63, группы элементов И 64-69 блок элементов И 70.Первый пороговый элемент 23 контролирует наличие только одной единицы в кодах, поступающих на его первый 10 или второй информационные входыВторой пороговый элемент 24 контролирует наличие только одной единицы во входном коде.Узел 27 дешифрации содержит три группы входов по два входа в каждом; х; х;, х;з ( = 1, 2), два выхода у, у и описывается переключатель- ными функциями: Матричный сумматор работает следующим образом.При нахождении блока 30 управле" ния в состоянии А (1 = 1, ,., с 1) на выходах группы 51 блока 30 формируется код с позиционным представлением цифры М = д - 1, а на выходах 41-44 блока 30 - код ч = = ОООО.В случае, если блок 30 находится в состоянии А, (1 = 14 д1, , ), то на его выходах группы 51 Формируется код с позиционныч представлением цифры о = .-1, а на выходах 41-44 - .код с позиционным представлением цифры ч = 1 - 1.Рассмотрим работу матричного сумматора, например, для ц = 4, х = 3 и у = О. Предположим, цто сумматор не имеет ни одного физического отказа.При начальной установке матричного сумматора на выходах группы 51 блока 30 управления устанавливается код ю = 0001, а на выходах 41-44 блока 30 - код 0000.При.поступлении на входы 3 1 и 32 первого и второго операндов матричного сумматора кодов х = 3, и у = О, представленный в кодах с позиционным представлением цифр. (сигналы хи у на Фиг. 2) в матричный сумматор1по входу 46 поступает сигнал запуска, который сбрасывает в нулевое состояние все регистры 17-22 (через элемент ИЛИ 6)Блок 30 по сигналу запуска формирует на выходе 41 сигнал ч (см, Фиг. 2). Данный сигнал через элементы ИЛИ 3 и 4 поступает на первые управляющие входы коммутаторов 1 и 2 и разрешают прохождение операндов х = = 3 и у = 0 на соответствующие входы первого узла 14 сложения (сигналы х и у, на Фиг. 2).При этом на выходе результата узла 14 Формируется кодг= (х + у)гюй 4 = 3,а на выходе переноса - сигнал р = О.Первый пороговый элемент 23, не обнаружив ошибки в вычислении, снимает с выхода сигнал ошибки 1,Код суммы поступает на вход первого операнда второго узла 15 сложения, на вход второго операнда которого подается сигнал ш с выходов груп 15621пы 51 блока 30, определяющий кодцифры с = О. На выходе узла 15 Формируется код суммыг " = (г + ощод 4 = 3,который по тактовому импульсу записывается в регистр 22. С выхода этого регистра код поступает на вход первого операнда третьего узла 16 сложения, на вход второго операнда которого подается код цифры ы = О.На его выходе результата формируется кодг = (г ф - ы)пюд 4 = 3.Одновременно с этим по сигналу ц1с выхода элемента .ИЛИ 5 код переносар = 0 записывается в регистр 19,после чего через первую группу 25элементов И поступает на входы элементов ИЛИ группы 28. Выходы элементов ИЛИ группы 28 подключены к соответствующим разрядам выхода 34 матричного сумматора, так что на выходе34 Формируется код переноса р = О.Код переноса и код результата поступают на входы соответственно узла29 свертки по модулю два и второгопорогового элемента 24. Предположим,что в работе матричного сумматора нетошибок. Тогда узлы 24 и 29 снимаютс выходов сигналы ошибки 1 иПри этом с выхода элемента И 12 сигнал ц, поступает на вход 35 блока30, который Формирует сигнал на выходе 45 и снимает сигнал ч, с выхода 41,Пусть в матричном сумматоревоз- . 40никли отказы, имеющие следующие проявления:в четвертом разряде выхода результата узла 14 Формируется "0" всякийраз при х = 3, у= 0; во второмразряде регистра 17 - постоянная "1";во втором разряде регистра 22 - постоянный "0".В этом случае после подачи сигнала запуска на вход 46 матричногосумматора блок 30 Формирует на выходе41 сигнал ч,. Этот сигнал пропускаетоперанды через коммутаторы 1 и 2 навходы узла 14 сложения (сигналы хи у ).В четвертом разряде выхода резуль"тата узла 14 сложения единичныйсигнал не Формируется. Это приводит 876к тому, цто на выходе порогового элемента 23 остается сигнал ошибки. Элемент И 10 закрыт, запись в регист ры 19 и 22 не приводится и сигнал ц, на вход блока 30 не подается. По очередному тактовому импульсу на выходах группы 51 блока 30 устанавливается код со = 0010, а единичный сигнал переходит с выхода 41 на выход 42 (сигнал ч ),Сигнал ч пропускает через первый коммутатор 1 первый операнд х= х щ = 3, а через второй коммутатор 2 " код у = ю = 1, установленными нагруппе 51 выходов блока 30. В результате, на выходах результата и переноса узла 14 Формируются кодыг = (х + у)пюд 4 = (х + 1)тод 4 щОр/Пороговый элемент 23 снимает с выхода сигнал 1 и открывает элемент И 9, сигнал с выхода которого записывает в регистр 17 код суммы г = О, а в регистр 20 - код переноса р .= 1, В регистре 17 по условию присутствует отказ и вместо кода 0001 в нем оказывается код 0011.По сигналу ц .2 в блоке 30 с приходом тактового сигнала единичный сигнал смещается с выхода 42 на выход 43 (сигнал чэ).Сигнал чз пропускает через второйкоммутатор 2 код второго операндау = у = О, а через первый коммутатор 1 код х= 4 -ю= 3.Так как при этом единичный сигналдолжен Формироваться в неисправномразряде выхода результата узла 14, топороговый элемент устанавливается насвоем выходе сигнал ошибки Е, который через элемент НЕ 49 закрываетэлементы И 8 и ИЛИ 6 сбрасывает внулевое состояние регистры 17, 18,20 и 21,При снятии сигнала и з по очередно" му синхроимпульсу блок 3 0 устанавливает на выходах группы 51 код ы щ = 0100, и переводит единичный сигнал на выход 42 ( ),Этот сигнал пропускает на входы узла 14 коды х = х = 3 и у =и= 2.На выходах результата и переноса узла 14 при этом имеются коды(рПороговый элемент 23 снимает сигнал ошибки 1 с и открывает элемент И 9, сигнал тт с выхода которого за-, писывает в регистр 17 код г т = 1, а ,в регистр 20 - код р= 1. В регистте 17 постоянно присутствует "1" ,во втором разряде, так что код 0010 записывается в него без искажений.По сигналу ц по тактовому импульссу единичный сигнал смещается на выход 43 блока 30 (сигнал).По этому сигналу на входы 14 поступают кодых =40-и= 2;у:у=0,так что на выходах результата и переноса узла 14 Формируются кодыг = (х+ у )птод 4(у - 2)ттос 14 = 2,р= О.Пороговый элемент 23 ошибки не обнаруживает и элемент И 8 остается открытым; Сигнал с его выхода поступает на блок 30 и по очередному тактовому импульсу единичный сигнал появляется на выходе 44 блока 30 (сигнал ч), К этому моменту сигнал с выхода элемента И 8 записал в регистр 18 код 2 и в регистр 21 - код 0Сигнал ч пропускает на входы узла 14 кодых(х + 2)птод 4 = 1;уз (у - 2)птой 4, щ 2При этом на выходах результата ипереноса узла 14 формируются кодыг. - 3;р -0Пороговый элемент 23 ошибки необнаруживает и элемент И 7 остаетсяоткрытым.На выходе результата узла 15 фор"мируется кодг ф (г + св)птос 14 = 1. 2187Этот код записывается в регистр22 по очередному тактовому импульсучерез элемент И 13, Но из-за неисправности этого регистра в него записывается код г = 0000.ОТакой же код формируется и на выходе узла 16, что обнаруживает пороговый элемент 24.10 По сигналу с выхода элемента И 7на регистр 19 записывается код 0,который затем через элементы И группы26 поступает на вход узла 27 дешифрации, на выходе которого формируется код переноса р = 0. Узел 29 свертки по модулю два снимает со своеговыхода сигнал ошибки и открываетэлемент И 11 для прохождения сигналац на вход 35 блока 30.В блоке 30 при этом по очередномутактовому импульсу на выходах группы 51 Формируется код оl1000.При этом на выходе узла 15 формируется кодг ф = (г+ тлт)птод 4) = 2.Код цифры 2 записывается по такто.вому импульсу в регистр 22. Эта запись происходит без искажения,Код 0100 с выхода регистра 22поступает на один из входов узла .16, на другой вход которого поступает код ы = 1000. В результате на выходе узла 16 формируется кодг = (г ф - со)тпос 14 = (2 - 3)пюй 4=3.40 Коды результата и переноса сформированы теперь правильно, Узлы 23, 24и 29 ошибки не обнаруживают и блок30 формирует сигнал завершения операции на выходе 4545 Выполнение результата и переносазакончено.Таким образом, обеспечивается устойчивость матричного сумматора к отказам типа КЗ или обрыв.Формула изобретения1. Матричный сумматор, содержащий 55два коммутатора, первый узел сложения, шесть регистров, группу элементов ИЛИ, две группы элементов И, узел дешифрации, блок управления, элемент НБ, четыре элеиента ИЛИ, четыре эле 15 Г 2187мента И и первый пороговый элемент, причем первые информационные входы первого и второго коммутаторов образуют входы первгго и второго операн 5 дов матричного сумматора соответственно, первые управляющие входы которых ,соединеныс выходами соответственно первого и второго элементов ИЛИ, группа выходов блока управления соединена с соответствующими разрядами вторых информационных входов первого и второго коммутаторов, третьи информационные входы которых соединены соответственно с выходами первого и второго регистров, выходы первого и второго коммутаторов соединены соответственно с входами первого и второго операндов узла сложения, выход результата которого соединен с информационными входами первого и второ;о регистров, выход переноса первого узла сложения соединен с информацион", ными входами третьего, четвертого и пятого регистров, разрядные выходы р 5 третьего регистра соединены с первыми входами соответствующих элементов И первой и второй групп, выходы узла дешифрации и элементов И первой группы соединены соответственно с первыми ЗО и вторыми входами соответствующих элементов ИЛИ группы, выходы которых подключены к соответствующим разрядам выхода переноса матричного сумматора, информационные входы узла дешифрации соединены с выходами четвертого и пятого регистров и выходами элементов И второй группы, выходы 1результата и переноса первого узла сложения соединены соответственно с 4 О первым и вторым информационными входами первого порогового элемента, выход которого через элемент НЕ соединен с первыми входами первого, второго, третьего и четвертого элемен тов И, выходы первого и четвертого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого соединен с тактовым входом третьего регистра, выход второго элементэ И соединен с тактовыми входами второго и пятого регистров, выход третьего элемента И соединен с тактовыми входами первого и четвертого регистров, выход первого порогового элемента соединен с55 первым входом четвертого элемента ИЛИ, выход которого соединен с установочным входом первого, второго,четвертого и пятого регистров, второйвход четвертого элемента ИЛИ подключен к входу запуска матричного сумматора, о т л и ч а ю щ и й с я тем,что, с целью повышения достоверностиработы матричного сумматора, в неговведены второй и третий узлы сложения, второй пороговый элемент, узелсвертки по модулю два и пятый, шестой и седьмой элементы И, причемвыход результата первого узла сложения соединен с входом первого операнда второго узла сложения, выходрезультата которого соединен с информационным входом шестого регистра,выход которого соединен с входом первого операнда третьего узла сложения,выход результата которого являетсявыходом результата матричного сумматора и соединен с информационнымвходом второго порогового элемента,группа выходов блока управления соединена с соответствующими разрядамивходов второго операнда второго итретьего узлов сложения, выходы элементов ИЛИ группы соединены с информационными входами узла свертки помодулю два, выход которого соединенс первыми входами пятого и шестогоэлементов И, выходы пятого, второго,третьего и шестого элементов И соединены соответственно с первым, вторым, третьим и четвертым входамилогического условия блока управления,первый выход блока управления соединен с первыми входами первого и второго элементов ИЛИ, вторым входомчетвертого элемента И и вторыми входами элементов И первой группы, второй выход блока управления соединенс вторым входом первого элементаИЛИ, вторым входом третьего элементаИ и вторым управляющим входом второго коммутатора, третий выход блокауправления соединен с вторым входомвторого элемента ИЛИ, вторым входомвторого элемента И и вторым управляющим входом первого коммутатора, четвертый выход блока управления соединенс вторым входом первого элемента И,третьими управляющими входами первогои второго коммутаторов и вторыми входами элементов И второй группы, входзапуска блока управления и установочные входы третьего и шестого регистров подключены к входу запуска матричного сумматора, тактовый вход блокауправления и первый вход седьмого50 элемента И подключены к тактовому входу матричного сумматора, выход третьего элемента ИЛИ соединен с вторымвходом седьмого элемента И, выход5которого соединен с тактовым входом шестого регистра, выход второго порогового элемента соединен с пятым входом логического условия блока управ,ления, установочный вход которого .является установочным входом матрич 1 ного сумматора, пятый выход блока : управления является выходом заверше.ния операции матричного сумматора.2. Сумматор по и. 1, о т л и ч а: ю щ .и й с я тем, что блок управле 1 + З ния содержит группу изсдвиго вых регистров (ц - основание системы счисления), сдвиговый регистр, пять элементов НЕ, пять элементов ИЛИ исемь элементов И, причем выход стар шего разряда предыдущего регистра сдвига группы соединен с последовательным информационным входом последующего регистра сдвига группы, выход старшего разряда последнего регистра сдвига группы соединен с последовательным информационным входом первогорегистра сдвига группы, руппы инФормационных входов регистров. сдвига группы, кроме первого, подключенык шине нулевого потенциала матричного сумматора, младший разряд группыинформационных входов первого регист ра сдвига группы является установочным входом блока, остальные разрядыгруппы информацирнных входов первого регистра сдвига группы подключенык шине нулевого потенциала матрично 40го сумматора, выходы регистров сдвига группы образуют группы выходовблока, выходы разрядов регистрасдвига подключены к соответствующимвыходам блока тактовые входы регистФ45ра сдвига и регистров сдвига группыподключены к тактовому входу блока,вход запуска блока подключен к младшему разряду группы информационныхвходов регистра сдвига и первомувходу первого элемента ИЛИ, выходкоторого соединен с первым входомвторого элемента ИЛИ и первым входомтретьего элемента ИЛИ, первый, второйтретий и четвертый входы логическогоусловия блока подключены соответствен 55но к входам первого, второго, третьего и четвертого элементов НЕ, выходпервого элемента НЕ и выход первого разряда регистра сдвига соединены ссоответствующими входами первого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, четвертый вход логического условия блока подключен к первому входу второго элемента И, выход которого соединен с третьим входом. второго элемента ИЛИ и первым входом четвертогоэлемента ИЛИ, выход которого подключен к пятому выходу блока, первый вход логического условия блока под-, ключен к первому входу третьего элемента И, выход которого соединен свторыми входами третьего и четвертогоэлементов ИЛИ, пятый вход логическогоусловия блока через шестой элементНЕ подключен к вторым входам второго и третьего элементов И, первый,и пятый входы логического условия блока подключены к соответствующим входам четвертого элемента И, выход которого соединен с первым входом пятогоэлемента ИЛИ, установочный вход блокаи выход пятого элемента ИЛИ подклюцены к группам входов задания режима работы всех регистров сдвига группы выходы второго, третьего и четвертого элементов НЕ соединены с первыми входами пятого, шестого и седьмого элементов И соответственно, выходы второго, третьего и четвертого разрядов регистра сдвига соединены соответственно с вторыми входами пятого, шестого и седьмого элементов И, выходы которых соединены с вторым третьим и четвертым входами пятого элемента ИЛИ соответственно, пятый вход которого подключен к установочному входу блока, выход шестого элемента И соединен с третьим входомтретьего элемента ИЛИ, выход седьмого элемента И соединен с вторым разрядомгруппы, информационных входов регистра сдвига и вторым входом первого элемента ИЛИ, третий вход которого подключен к установочному входу блока, четвертый й пятый входы второго элемента ИЛИ подключены к второму и третьему входам логического условия блока, выходы второго и третьего элементов ИЛИ соединены с группой входов задания режима работы регистра сдвига, третий и четвертый разряды группы информационных входов регистра сдвига и информационный вход регистра сдвига соединены с шиной нулевого потенциала матричного сумматора, 15821871582187 Составитель В.ГреТехред Л.Олийнык в Корректор М.Дем Пчолинск едакт КНТ СССР ретенияушская ква зводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина,101 Заказ 2089 ВНИИПИ Государственного 113035, Тира омитета