Устройство для умножения

ении универсаль ванных вычислит изобретения - и вия устройства,ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР Н А ВТОРСНОМУ СВИДЕТЕЛЬСТ(57) Изобретениематике и вычислиможет быть испол 8)видетельство СССР06 Р 7/52, 1979. идетельство.СССР06 Г 7/52, 1982. ДЛЯ УМНОЖЕНИЯотносится к авто- тельной технике и ьзовано при построых и специализирольных устройств. Це вышение быстродейст Устройство умножени(51) 4 С 06 Г 7/52, 11 построенное для случая р = 2, содержит одноразрядные сумматоры 1первой и третьей строк матрицы, сумматоры 2 второй и четвертой строкматрицы, матрицу 3 элементов И, первую группу коммутаторов 4, вторуюгруппу коммутаторов 5Введение двухгрупп коммутаторов 4 и 5 позволяетразрывать цепи обратной связи междувыходами переноса и результата сумматоров 2,1 последней строки матрицыи информационными входами сумматор1.х первой строки матрицы по сигипоступающему на вход 18 задания режима работы устройства. С помощьюподачи тестовых сигналов на входы14-17 удается осуществить полнуюпроверку устройства за двадцать тактов с помощью семнадцати тестовыхнаборов. 4 ил.1501043Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении универсальных и специализированных вычислительных устройств.Целью изобретения является повышение быстродействия устройства.На фиг,1 приведена функциональная схема устройства; на фиг.2 - функци ональная схема одноразрядного сумматора р-й и 2 р-й строк матрицы на фиг.З - функциональная схема одноразрядного сумматора остальных строк матрицы; на Фиг.4 - временная диаграм 15 ма работы устройства.Устройство для умножения (фиг.1), построенное для случая р = 2 содержит одноразрядные сумматоры 1 первой и третьей строк матрицы, сумматоры 2 второй и четвертой строк матрицы, матрицу 3 элементов И, первую группу 4 коммутаторов, вторую группу 5 коммутаторов, первый информационный вход 625 устройства, второй информационный вход 7 устройства, первый и второй тактовые входы 8, 9 устройства, выход 10 произведения устройства, первую и вторую группы 11, 12 контрольных выходов устройства, вхоц 13 расширения разрядности устройства, входы 14-17 задания тестовых кодов устройства, вход 18 задания режима работы устройства, первый и второй устано.вочные входы 19, 20 устройства. 35Одноразрядный сумматор второй и четвертой строк матрицы (фиг,2) содержит первый и второй элементы ИЛИ 21, 22, элементы И 23-31, элементы НЕ 32-36, элемент 37 задержки, тре тий элемент ИЛИ 38.Одноразряцный сумматор первой и третьей строк матрицы фиг.З) содержит первый и второй элементы ИЛИ 39, 40, элементы И 41-47, элементы НЕ 45 48-51, третий элемент ИЛИ 52.Устройство работает следующим образом. сигналы, которые через коммутаторыгрупп 4 и 5 поступают на входы сумматоров 1.1 первой строки,Процесс вычисления начинается сподачи на разряды первого информационного входа 6.1-6.п п-разрядногодвоичного множимого А, а на разрядывторого информационного входа 7,1 и7,2 два младших разряда В.1 и В,2п-разрядного множителя В. Через время, необходимое для вычисления в сумматорах 1.1 первой строки, на тактовый вход 8 подается сигнал "0", покоторому производится суммированиена сумматорах 2. второй строки,Через время, равное задержке вычислений в сумматорах 2. второй строки,ча тактовый вход 8 подается сигнал"1", который осуществляет запоминание информации, установившейся навыходах сумматоров 2второй строки,и запрещает обработку сумматорами 2 3.второй строки сигналов, которые будутпоявляться на их информационных входах.В течение времени, пока происходит вычисление на сумматорах 1,1 первой и 2.д второй строк, на сумматорах1.1 третьей и 2.д четвертой строкидет подготовка к вычислению. На разряды 7,3 и 7.4 второго информационного входа устройства подаются разрядыВЗ и В 4 множителя В, После вычислений в первых двух строках вычислениепродолжается на сумматорах 1. третьей строки, а затем после подачи через определенное время на вход 9 сигнала "0" и на сумматорах 2.1 четвертой строки.В то же время на сумматорах 1.дпервой и 2.1 второй строк осуществляется считывание двух младших разрядов С 1 и С 2 произведения С с выхода 1 О произведения устройства, атакже подача разрядов В 5 и В 6 множителя В на разряды 7.1 и 7,2 информационного входа устройства,150 В исходном состоянии на входах тактовых и установочных входах 8,9, 19,20 и входе 18 устройства установлен единичный сигнал . Перед началом работы устройства на вход 20 устройства подается отрицательный импульс, который сбрасывает одноразрядные сум" маторы 2.1 четвертой строки в нулевое состояние, при этом на выходах суммы и переноса устанавливаются нулевые После подачи на тактовый вход 9 сигнала "1", по которому осуществляется запоминание промежуточного результата, на выходах сумматоров 2,1 четвертой строки, а также запрет обработки сумматорами 2. х четвертой строки поступающей информации, вычисление продолжается в сумматорах 1. первой и 2.х второй строк. За время вычислений в первых двух стро Б150104 ках осуществляется считывание разрядов СЗ и С 4 произведения С с выхода 10 произведения устройства и подача разрядов В 7 и В 8 множителя В на разряды 7,3 и 7.4 второго информацион 5 ного входа устройства, Процесс продолжается циклически. Когда все и разрядов множителя В будут поданы, на всех разрядах входа 7 устанавливается сигнал 0, а процесс вычисления не прекращается до получения всех 2,д разрядов произведения С с выхода 10 произведения устройства При необходимости ускорения получения результата вычисление можно закончить сразу же после ввода разрядов Вд , и В множителя В и суммирования их частных произведений. Тогда на выходах суммы и переноса сумматоров 2.1 четвертой строки получится двухразрядный код старших разрядов произведения С, который после суммирования на сумматоре с ускоренным переносом даст значение 25 старших разрядов произведения С.Наличие в устройстве входа 13 расширения разрядности устройства позволяет не только наращивать разрядность, но и использовать их для 30 подачи входных наборов в режиме проверки.Входы 14-17 задания тестовых кодов устройства используются только в режиме проверки. Во время вычислений они отключены от матрицы и на них могут быть произвольные значения сигналов. В режиме проверки проверяется соответствие таблицы истинности вычис 40 ленной ячейки, включающей в себя сумматор 1,1 (2.д) и элемент И матрицы 3 на всех возможных наборах на информационных входах, а также проверяются коммутаторы групп 4, 5, цепи обратной связи и цепи такта и сброса сумматоров 2, второй и четвертой строк матрицы, Все устройство проверяется на семнадцати входных наборах за 20 циклов считывания. Число входных наборов и время проверки, т,е. число циклов считывания, не зависит от разрядности матрицы.Временная диаграмма работы устройства в режиме проверки приведена на фиг,4. Контроль устройства начинается с проверки четвертой строки матрицы. Вначале проверяется блокировка 3 бинформационных входов и сброс в ну:тс. - вое состояние одноразрядн 1 х сумматоров 2.1 четвертой строки. Д:1 я этого на тактовом входе 8 устройства устанавливается сигнал "1", кагорый запрещает вычисление информации, появляющейся на входах сумматоров 2. четвертой строки, Одновременно подается отрицательный импульс на установочный вход 20 устройства, который сбрасывает сумматоры 2.1 четвертой строки в нулевое состояние, На тактовом входе 8 устроцства устанавливается сигнал "О", а на установочном входе 19 устройства - "1", что переводит сумматоры 2,1 второй строки матрицы в режим суммирования. На входе 18 задания режима работы устройства устанавливается сигнал 0, по которому коммутаторы групп 4 и 5 подключают входы 14-17 задания констант устройства ко вторым и третьим информационным входам сумматоров 1.1 первой строки матрицы. На входы 6, 7, 13- 17 устройства соответственно подается входной набор (1111; 1111; 1111 1; 1; 1; 1;), обеспечивающий на информационных входах сумматоров матрицы появление тестового набора (1111). Если в устройстве нет неисправности, то на выходе 10 произведения устройства считываем код 0111, а на дополнительных выходах 11 и 12 устройства все нули. Наличие "1" на 1выходах 11 или 12 соответствует неисправности в одном из сумматоров 2,1. четвертой строки ма.рицы.После проверки сумматоров 2. четвертой строки на блокировку и сброс проверяется их работа на суммирование, неисправность "константный "О" на выходах коммутаторов групп 4 и 5, а также проверяются все ячейки матрицы на тестовый набор (1111), Для этого на тактовом вхоце 9 устройства устанавливается сигнал "0", снимающий блокировку сумматоров 2. четвертой строки и разрешающий суммирование. Через время, равное времени задержки сигнала в сумматоре, осуществляется считывание.При отсутствии неисправности в. устройстве на выходах 10-12 устройства будут все единицы.После этого переходим к проверке блокировки информационных входов и сброс в нулевое состояние сумматоров 2,д второй строки, Для этого на входы6, 7, 13 - 17 устройства подаетсявходной набор (11 11; 1100; 1100; 1; 1;1; 1;), На тактовьй вход 8 устройстваподается сигнал "1",блокирующий информационные входы сумматоров 2. второйстроки, а на установочный вход 19устройства подается отрицательный импульс, который сбрасывает сумматоры 2,1 второй строки в нулевое состояние. Через время, равное временивычислений в двух строках, производится считывание выходной информации.На выходах 11 и 12 устройства будутвсе нули, а на выходе 10 произведения 15 устройства - код 0001.После проверки сумматоров 2.1 второй строки необходимо проверить цепиобратной связи на обрыв, переключениекоммутаторов групп 4 и 5 на обрат ную связь и неисправности типа "константная "1" на выходах коммутаторов групп 4 и 5, Одновременно будут проверяться все ячейки матрицы на тес товом наборе 0000. Входной набор 25(0000; 0000; 0000; 1;. 1; 1; 1;) подается на входе 6, 7, 13-17 устройства. С выходов сумм и переносов сумматоров 2, четвертой строки на первые входы коммутаторов групп 4 и 5 по обратным связям поступают сигналы "О". На тактовый вход 9 устройства подается сигнал "1", по которому про" изводится запоминание информации в сумматорах 2. четвертой строки и блокировка их информационных входов.35 На вход 18 задания режима работы устройства подается сигнал "1", по которому происходит подключение первых входов коммутаторов к информационным входам сумматоров 1. первой строки, На тактовый вход 8 устройства подается сигнал "0", который переводит сумматоры 2второй строки в ,режим суммирования, Через время, рав- , Ное задержке распространения сигналов через коммутаторы групп 4 и 5 и сумматоры первых двух строк, на тактовый вход 8 устройства подаетсяЕЕ 11сигнал 1 Происходит запоминание результата вычислений и блокировка50 информационных входов в сумматорах.2 второй строки матрицы. На тактовый вход 9 устройства подается сигнал "О", снимаюший блокировку информационных входов сумматоров 2.1 четвертой строки и разрешающий суммирование. Через время, равное времени вычислений в сумматорах, пройзводится считывание результата с выходов устройства. На выходах 10-12 устройства все нули.Так как проверка сумматоров 2.ь второй и четвертой строк матрицы на блокировку и сброс проведена, то при дальнейшем контроле для сокращения времени проверки эти сумматоры устанавливаются в режиме суммирования, Для этого на.тактовые входы 8,9 уст: ройства подается сигнал "0119 а на установочные входы 19, 20 устройстт 1 иДля проверки ячеек матрицы на тесвый набор (1001) подается входной набор (1111; 0000; 1111; 0; 1;0; 1;). Через время Т, равное времени задержки в коммутаторах групп 4, 5 плюс время вычислений во всех сумматорах матрицы, считывается результат, На выходе 10 произведения устройства - код 1 11 1, на выходе устройства - 1111, на выходе 12 устройства - 00.,00, На следующем шаге проводится проверка обоатных связей на замыкание линий. Для этого используются результаты предшествующей проверки, так как на выходах сумм сумматоров 2. четвертой строки все единицы, а на выходах переносов - все нули. Подав на вход 18 задания режима работы устройства сигнал "1", включаем обратную связь. Информация с выходов сумм и переносов сумматоров 2.х четвертой строки поступает на информационные входы сумматоров 11 первой строки. Через время Т считывается результат, который, если нет неисправностей, равен предыдущему, т,е, на выходах 10 и 11 устройства все единицы, а на выходе 1.2 устройства - все нули. Для проверки замыканий обратных связей на инверсных сигналах подается входной набор (0000 у 0000 у 0101; 1; 0; 1 р 1 ), с помощью которого на первом шаге проверяются все ячейки матрицы на тестовых наборах, (0100) и (1100), построчно, т.е. к ячейкам нечетных строк подается набор (0100), а к ячейкам четных строк матрицы набор (1100). Для подачи входного набора на матрицу на вход 18 устройства подается сигнал "О". Через время Т считывается результат. На выходе 10 произведения устройства - код. на выходе 12 - все единицы,Теперь для проверки ячеек на тестовых наборах (1100) и (0100) необходимо подать на вход 18 устройствасигнал "0" и входной набор (0000 р0000 р 1010; 1; 1; 1; 1). Этот вход-ной набор обеспечивает подачу навходы ячеек нечетных строк тестовыйнабор (1100), а на входы ячеек четныхстрок тестовый набор (010 Ь). Через .время Тв считывается результат: навыходе 10 произведения устройства -код 1010, на выходах 11, 12 - все 15единицы.При подаче следующего входногонабора (0000; 1111; 0101; 1; Ор1; 0) на входы ячеек нечетных строкподается тестовый. набор (0100), ана входы ячеек четных строк - (1110).С выходов считывается результат: навыходе 10 устройства - код 0101, на.выходах 11, 12 - соответственнонули и единицы. Подача входного набора (0000 р 1111; 10101; 1 у1; 1) изменяет значения тестовыхнаборов, Теперь на входы ячеек нечетных строк подается тестовый набор(1110), а на входы ячеек четных30(0110), С выходов считываем результат: на выходе 10 устройства - код1010, на выходах 11, 12 - все единицы.Входной набор (1111; 0101;0101; 1; 0; 1; 0) подает на вхоДыячеек нечетных строк тестовый набор (0101), а на входы ячеек чет"ных строк - 1011. Результат проверки имеет вид: на выходе 10 устройства - код 0101, на выходе 11 - всенули, на выходе 12 - все единицы.Следующий входной набор (1111;1010; О; 1; 0; 1) изменяет подачутестовых наборов (1011) и 0101. Навходах ячеек нечетных строк тестовый. набор (1011), а на входах ячеекчетных строк - 010 1. С выходовчитывается результат: на выходе 10устройства - код 1010, на выходах 11, 12 - все единицы и все.нулисоответственно.Следующие четыре входных набора(1111; 0101; 1010; 0; О; 1; 1)организуют подачу ко всем ячейкамматрицы тестовых наборов (0001),(0011), (0111), (1101) . Причем ириподаче одного из четырех входных наборов к ячейкам матрицы подаются всечетыре тестовых набора. Например,длявходного набора (1111; 0101; 0000;1; 1; 0; 0) на входы ячеек нечетныхстрок будут поданы тестовые наборы(1101) и (0001). Причем к нечетнымячейкам этих строк будут поданы тестовые наборы (1101), а к четным -(0001).Аналогично организуется подачатестовых наборов (0111) и (0011) кячейкам четных строк, Соответственнодля первого входного набора на выходе 10 устройства будет код 0000, навыходах 11, 12 - коды 1010 и 0101 соответственно. При втором входном наборе на выходе 10 устройствабудет код 0000, на выходах 11, 12 -коды 0000 и 0101 соответственно. Для третьего входного набора навыходе 10 устройства будет код 0101,на выходах 11, 12 - код 0000 и1010 соответственно, При четвертом входном наборе на выходе О устройства будет код 1010, на выходах11, 12 - коды 0101 и 1010 соответственно,Следующие входные наборы (0000;0000; 1111; О; 1; 0; 1),(0000;1111; 0000; 0; 0; 0; 0) и (0000;1111; 1111) 0; 1; 0; 1) организуютподачу ко всем ячейкам тестовых наборов (1000) (0010) и (1010). Причемпри подаче определенного входного набора на входы всех ячеек матрицы подается один из указанных тестовыхнаборов. Для первого входного наборана выходах 10-12 устройства при правильной его работе будут присутствовать коды 1111; 1111; 0000соответственно. При втором входномнаборе на выходах 10, 11, 12 устройства должны появиться коды 0000;0000; 0000 соответственно. Длятретьего входного набора на выходах10, 11, 32 устройства должны появигься коды 1111; 1111; 0000 соответственно,. При соответствии всех выходных наоров правильным значениям кодов проверка устройства заканчивается. На тактовые входы 8, 9 устройства и вход 18 задания режима работы устройства подается единичный сигнал, а на вход 20 - отрицательный импульс, обнуляю 1501043 12щий сумматоры 2. 1-2.п четвертой строки матрицы.,11Таким образом, устройство проверяется за двадцать тактов на и тестовых 5 наборах независимо от его разрядности.формула изобретенияУстройство для умножения, содержащее матрицу элементов И и матрицуодноразрядных сумматоров, сумматорыр-й и 2 р-й строк которой (р - произвольное целое число) содержат девятьэлементов И, два элемента ИЛИ, четыре элемента НЕ и элемент задержки,сумматоры остальных строк матрицы содержат семь элементов И, три элементаНЕ и два элемента ИЛИ, причем .первыевходы элементов И -го столбца матрицы (11и, где и - количестворазрядов первого операнда) соединеныс -м разрядом первого информационного входа устройства, вторые входыэлементов И 1-й строки матрицы (1 - ( 2 р) соединены с 1-м разрядомвторого информационного входа устройства, выходы элементов И матрицы соединены с первыми информационными входами соответствующих одноразрядных 30сумматоров матрицы, выход переносакаждого предыдущего одноразрядногосумматора 1-го столбца матрицы соединен с вторым информационным входомпоследующего одноразрядного сумматора того же столбца матрицы, выходсуммы (3.+1)-го одноразрядного сумматора -й строки матрицы соединен стретьим информационным входом -гоодноразрядного сумматора Ц+1)-й 40строки матрицы, выходы суммы одноразрядных сумматоров первого столбцаматрицы образуют. выход произведенияустройства, в каждом одноразрядномсумматоре р-й и 2 р-й строк матрицы 45выходы первого, второго, третьего, четвертого и пятого элементов И соединены с входами первого элемента ИЛИ, выход которого является выходомсуммы одноразрядного сумматора, выходы шестого, седьмого, восьмого и девятого элементов И соединены с входами второго элемента ИЛИ, выход которого является выходом переноса одноразрядного сумматора, вход первого элемента НЕ, первые входы первого, четвертого, седьмого и восьмого элементов И подключены к первому инЪормационному входу одноразрядного сумматора, выход первого элемента НЕ соединен с первыми входами второго и третьего элементов И, вход второго элемента НЕ, первый вход шестого элемента И и вторые входыпервого, третьего и восьмого элементов И подключены к второму информационному вхбду одноразрядного сумматора, выход второго элемента НЕ соединен с вторыми входами второго и четвертого элементов И, вход третьего элемента НЕ, второй вход седьмого элемента И и третьи входы первого и второго элементов И подключены к третьему информационному входу одноразрядного сумматора,выход третьего элемента НЕ соединен с третьими входами третьего и четвертого элементов И, вход элементазадержки и первые входы пятого и девятого элементов И подключены к тактовому входу одноразрядного сумматора, выход элемента задержки через четвертый элемент НЕ соединен счетвертыми входами первого, второго, третьего и четвертого элементов И, вторым входом шестого элемента И итретьими входами седьмого и восьмогоэлементов И, вторые входы пятого и девятого элементов И подключены к установочному входу устройства, выходы первого и второго элементов ИЛИ соединены с третьими входами пятого и девятого элементов И соответственно, в одноразрядных сумматорах остальных строк матрицы выходыпервого, второго, третьего и четвертого элементов И соединены с входами первого элемента ИЛИ, выходы пятого, шестого и седьмого элементов И соединены с входами второго элемента ИЛИ, выходы первого и второгоэлементов ИЛИ являются выходами суммы и переноса одноразрядного сумматора соответственно, вход первого элемента НЕ, первые входы первого, четвертого, шестого и седьмого элементов И подключены к первому информационному входу одноразрядного сумматора, выход первого элемента НЕподключен к первым входам второго итретьего элементов И, вход второгоэлемента НЕ, вторые входы первого,третьего и седьмого элементов И ипервый вход пятого элемента И подключен к второму информационному входу одноразрядного сумматора, выход втоцого элемента НЕ соединен с первымивходами второго и четвертого элементов И, вход третьего элемента НЕ, третьи входы первого и второго элементов И и второй вход шестого эле 5 мента И подключены к третьему информационному входу одноразрядного сумматора, выход третьего элемента НЕ соединен с третьими входами третьего и четвертого элементов И, тактовые входы одноразрядных сумматоров р-й и 2 р-й строк матрицы подключены соответственно к первому и второму тактовым входам устройства, установочные входы одноразрядных сумматоров р-й и 2 р-й строк матрицы подключены соответственно к первому и второму установочным входам устройства, третьи информационные входы одноразрядных сумматоров и-го столбца матрицы образуют вход расширения разрядности устройства, выходы суммы одноразрядных сумматоров 2 р-й строки матрицы, кроме первого, образуют первую группу контрольных выходов устройства, выходы переносоВ всех одноразрядных сумматоров 2 р-й строки матрицы образуют вторую группу контрольных выходов устройства, о т л и ч а ю щ Е- е с я тем, что, с целью повышения быстродействия устройства, в него введены две группы коммутаторов, в каждый одноразрядный сумматор р-й и 2 р-й строк матрицы введены пятый элемент НЕ и третий элемент ИЛИ, в одноразрядные сумматоры остальных строк35 матрицы введены четвертый элемент НЕ и третий элемент ИЛИ, причем выходы переноса одноразрядных сумматоров 2 р-й строки матрицы соединены с40 первыми информационными входами соответствующих коммутаторов первой группы, выходы которых соединены с вторыми информационными входами соответствующих одноразрядных сумматоров первой строки матрицы, выходы суммы 1-х одноразрядных сумматоров 2 р-й строки матрицы (2 41,п) соедйнены с первыми информационными входами соответствующих коммутаторов второйсд группы, выходы которых сое;шцены стретьими информационцыюи входами(1-1)-х одноразрядных сумматоров первой строки матрицы, вторые информационные входы нечетных коммутаторовпервой группы подключены к первомувходу задания тестовых колов устройства, вторые информационные входычетных коммутаторов первой группыподключены к второму входу заданиятестовых кодов устройства, вторыеинформационные входы нечетных коммутаторов второй группы и вторые информационные входы четных коммутаторов второй группы подключены соответственно к третьему и четвертомувходам задания констант устройства,управляющие входы коммутаторов первой и второй групп подключены к входу задания режима работы устройства,четвертые информационные входы всеходноразрядных сумматоров каждого1-го столбца матрицы соединены с д-мразрядом первого информационноговхода устройства, пятые информационные входы всех одноразрядных сумматоров каждой -й строки матрицы соединены с )-м разрядом второго информационного входа устройства, вкаждом одноразрядном сумматоре р-йи 2 р-й строк матрицы вход пятого.элемента НЕ и первый вход третьегоэлемента ИЛИ подключены соответственно к четвертому и пятому информационным входам одноразрядного сумматора, выход пятого элемента НЕ соединен с вторым входом третьего элемента ИЛИ, выход которого соединен стретьим входом шестого элемента И,в остальных строках матрицы в каждомодноразрядном сумматоре вход четвертого элемента НЕ и первый вход третьего элемента ИЛИ подключены соответственно к четвертому и пятому информационным входам одноразрядного сумматора, выход четвертого элемента НЕсоединен с вторым входом третьегоэлемента ИЛИ, выход которого соединенс вторым входом пятого элемента И.1 )01043 Составитель В. ГречневРедактор О, Спесивых Техред Л.Олийнык . Корректор Н. Корол ГКНТ СССР 11 1изводственно-издательский комбинат Патент , г.ужгород, ул. Г Заказ 4868/44 Тираж бб 8ВНИИПИ Государственного комитета по изобретени13035, москва, Ж, Раушская Подписное и открытиям и б. д. 4/5