Устройство цифровой фильтрации

Изобретение относится к вычислительной технике, в частности к устройствам цифровой фильтрации, основанном на методе свертки с использованием теоретико-числовых преобразований (ТЧП),Цель изобретения - повышение быстродействия за счет параллельной обработки данных. 10На фиг.1 представлена структурнаясхема устройства цифровой фильтрации; на фиг.2 - структурная схемаблока управления.Устройство цифровой фильтрации 15содержит блок 1 прямого теоретикочислового преобразования, блок 2обратного теоретико"числового преобразования, сумматор 3, блок 4 управления, блок 5 памяти коэффициентов, умножитель 6, сумматор по модулю Ч 7, коммутатор 8, блоки 9и 10 памяти.Блок 1 прямого теоретико-числового преобразования содержит сумматор 11 по модулю Ч, узел 12 циклического сдвига, содержащий Б циклических сдвиговых регистров 13, -13и М ключей 14-14 буферную память15, содержащую Ы регистров 16, -16 . 30Блок 2 обратного теоретико-числового преобразования содержит, сумматор 17 по модулю Ч, узел 18 циклического сдвига, содержащий К циклических сдвиговых регистров 19 -19 ки К ключей 20, -20 кбуферную па 35мять 21, содержащую К регистров22,-22.Блок 4 управления содержит тактовый генератор 23, счетчик 24адресов памяти, элемент НЕ 25, память 26, счетные триггеры 27-29,счетчик 30 адресов.Функционирование устройства цифровой фильтрации, основано на свертке дискретных сигналов Хц (ш = О, 1,оо ) с взвешивающими коэффициентами Ь (р = О, 1 Р) посредством теоретико-числовых преобразований (ТЧП) по методу суммиро 50 вания с перекрытием.Прямое ТЧП последовательности Х (и = О, 1, , И) имеет вид: 3 Е , Хы,"(1) сО где Я - длина ТЧП,1 с (О 1 , 31),-/1Матрицы Т и Т в выражениях (За, Зб) составлены из коэффициентов с и 6в ятых по шос 1 Ч.ЭФЦелые числа вида Ч = 2 -1, ш - простое, есть числа Мерсенна. Существуют ш-. точечные ТЧП с корнем Ы = = 2 и 2 ш - точечные ТЧП с корнем ос = = -2, не требующие операций умножения. В обоих случаях умножение числа на о " или о е" в выражениях (За, Зб) и (5) сводится к сдвигу числа соответственно на и-Е и ес разрядов, влево или вправо.В данном устройстве цифровой фильтрации для свертки последовательностей Х (ш 0 1оо ) и Ь р (р ОР"1) применен метод суммирования с перекрытием, вследствие чего последовательность Х условноразделяется на секции Х 1 (и = = О, 1,., И, д = О, 1, , со ) каждая секция сворачивается с после - довательностью Ь посредством ТЧП по модулю чисел Мерсенна, а перекрывающиеся отсчеты свертки Уе с двумя соседними свертками Уе , ие, 1- У ескладываются.То обстоятельство, что свертка методом суммирования с перекрытием требует выполнения циклических (М+ +Р) - точечных сверток, учитываДвойные скобки означают, что сумма должна быть вычислена по модулю Ч (шос 1 Ч).Обратнре преобразование определяется следующим образом:зА=-БХ , (2)когде е = (О, 1, , 8-1),Я должно иметь обратное Б по модулю Ч и удовлетворять Бх ББ -фдСвойство цикличности свертки поз= воляет непосредственное вычисление 3-точечной свертки заменить вычислением двух прямых ТЧП последовательностей Х и ЬХ:-Т Хется при выборе Б и т в выражениях(6) При вычислении свертки посредством ТЧП по модулю чисел Г 1 ерсенна все вычисления производятся над последовательностями целых чисел и результаты свертки получаются по шо 1 т без ошибок округления. Однако значение 1 должно гарантировать, что результаты У свертки последовательностей Хи Ь (и = О, 1, , МР = О, 1, , Р), вычисленнойпо пю 1 т и результаты свертки У этих же последовательностей будут равны. В кольце целых чисел с операциями по тпо 1 Ч (1 = 2 -1) обычные целые числа могут быть представлены однозначно, если их абсолютное значение меньше Ч/2 и масштаб чисел последовательностей Хп и Ьр выбирается таким образом, чтобы (У ) никогда не превышало с/2.Арифметика по модулю 1 = 2 -1 известна как арифметика в обратных кодах. Отсчеты Хъи тт перед выполнением теоретико-числовых преобразований представляются в обратных кодах. В дальнейшем, при выполнении прямого преобразования, умножения, обратного преобразования все операции над числами выполняются без учета знака, вследствие чего результаты свертки посредством ТЧП по модулю чисел Иерсенна будут всегда целыми и условно положительными.Соответствие результатов обычной свертки последовательностей Х и Ь и свертки посредством ТЧП по модулю чисел Мерсенна (1 = 2 -1) обеспечивается следующим образом: Чесли ОйУ с то 7, БТ если7 е с т 1 то У= Уе-Я ячто достаточно просто реализуется вобратных кодах, Для определения действительного знака и результатовсвертки, из результатов свертки, вычисленных посредством ТЧП по модулю чисел Мерсенна, достаточно к двоич-. ному коду У добавить энаковьй разрятт, и записать в него состояние старшего (М)-го разряда. 5 1 О 15 20 25 30 35 40 45 50 55 Работа устройства цифровой фильтрации, использующего ТЧП по модулю чисел Мерсенна, осуществляется следующим образом, Входные отсчеты Х (тп = О, 1,сю ) условно разделенные на секции Х (ш = О, 1И, 3 О, 1. ,со), после,довательно поступают на вход блока 1 прямого преобразования и стробирующими импульсами с первого выхода 31 блока 4 управления на входы синхронизации регистров 15 буферной памяти, одновременно сдвигающими двоичное число с выхода каждого -го регистра в з.+1)-й регистр (з. = 1, 2Г записывается в первый регистр 16 буферной памяти 15. После записи (Г 1-1)-го отсчета 3-й секции Хсигналом с второго выхода 32н.1блока 4 управления на управляющие входы ключей 14, -14 узла 12 циклического сдвига состояние выходов каждого 1-го регистра 15 буферной памяти записывается в соответствующий -й регистр циклического сдвига (т. = 1, 2, , Г 1) узла 12 циклического сдвига.Каждый д-й регистр циклического сдвига узла 12 циклического сдвига блока 1 прямого преобразования циклически сдвигает двоичное число эа один такт на (И-) разрядов влево.Вычисление компонентов вектора Х согласно выражению (За) осущестКвляется следующим образом. Компонент Х получается в результате суммироования входных данных Х с выходов регистров 13 в 13 циклического сдвига узла 12 циклического сдвига на сумматоре 11 по пюд 1. Вычисление каждого из следующих компонентов вектора Х(Х Х,, Х(,1) осуществляется путем однократного, многоразрядного сдвига данных в узле 12 циклического сдвига и суммирования результатов сдвига на сумматоре 11 по тпод о. Одновременный сдвиг данных осуществляется подачей стробирующего сигнала с третьего выхода 33 блока 4 управления на входы синхронизации регистров 13, -13 циклического сдвига узла 12 циклического сдвига.Обнуление регистров циклического сдвига узла 12 циклического сдвига производится сигналом с четвертого выхода 34 блока управления 4.Каждый вычисленньп компонент вектора Хс выхода блока 1 прямого1446627 55,5преобразования и соответствующий ему компонент вектора Н, считанный из блока 5 памяти коэффициентов стробом выборки с седьмого выхода 35, по адресу с шестого выхода 36 блока 4 подаются на соответствующие входные шины умножителя 6 и тактирующим импульсом с пятого выхода 37 блока 4, записываются во входные регистры умножителя 6. Результаты умножения У , приведенные по модулю 1 на сумматорепо вой о стробирующими импульсами с восьмого выхода 38 блока 4 на входы синхронизации регистров 21 буферной памяти одновременно сдвигающими двоичное число с выхода каждого К-го регистра в (К+ 1)-й регистр (К = 1, 2, , К), записываются в буферную память 21.После записи (8-1)-го отсчета 3-й секции У (К = О, 1, , 8-1;,1 = О, 1 оо) сигналов с девятого 39,выхода блока 4 на управляющие входы узла 18 циклического сдвига сос-тояние выхода каждого К-го регистра 21 буферной памяти записывается в соответствующий К-Й регистр циклического сдвига (К = 1, 2, , В) узла 18 циклического сдвига. Каждый 5 10 15 20 25 30 35 40 45 50 К-й регистр циклического сдвига узла18 циклического сдвига блока 2 обратного преобразования циклическисдвигает двоичное число за один тактна (К-К) разрядов вправо. Обнулениерегистров циклического сдвига узла21 циклического сдвига производитсясигналом с одиннадцатого выхода 40блока 4. После записи компонентов -й секции 7 к в устройстве 21 циклического сдвйга, буферная память принимаетследующую секцию компонентов УВычисление компонентов в вектореУ согласно выражению (5) осуществляется следующим образом. КомпонентУ получаетсяв результате суммироования компонентов вектора У с выкходов регистров циклического сдвига19, - 19 к узла 18 циклического сдвигана блоке 17 сумматоров по шой с 1Вычисление каждого иэ следующих компонентов вектора Уе (У У, , Уз,)осуществляется путем однотактного,многоразрядного сдвига данных Ук врегистрах циклического сдвига и сум"мирования результатов сдвига на блоке 17 сумматоров по шос 1 ц,6Одновременно сдвиг данных осуществляется стробирующим сигналом с десятого выхода 41 блока 4 на входы синхронизации регистров циклического сдвига узла 18 циклического сдвига.Каждый вычисленный компонент вектора Уе записывается в блок 9 памяти стробом выборки с четырнадца" того выхода 42 по .команде "Запись" с тринадцатого выхода 43, по адресу с двенадцатого выхода 44 блока 4 управления.Компоненты следующего (1+1)-го вектора У е , записываются в блок 10 памяти стробом выборки с семнадцатого выхода 45 по команде "Запись" с шестнадцатого выхода 46 и по адресу с пятнадцатого выхода 47 блока 4 управления.Для организации суммирования перекрывающихся компонентов (отсчетов) векторов Уепо методу суммиЕ,1рования с перекрытием, перекрывающиеся компоненты двух соседних векторов Уе и Уесчитываемых из блоков 9 и 10 памяти складываются на сумматоре 3. 11 одключение старших (И)-х разрядов выходов первого 9 и второго 10 блоков памяти результатов преобразований к М-му разряду входных шин сумматора 3 позволяет выполнять сложения в обратных кодах.На фиг.2 представлена функциональная схема блока 4 управления, выполненного как микропрограммное устройство и построенного на основе памяти 26 для случая работы устройства цифровой фильтрации по модулю ц=12 с корнем о(, =2Генератор 23 вырабатывает тактовые импульсы, Счетчик адресов 24 вырабатывает адреса для памяти 26, Счетчик адресов 30 вырабатывает адреса для памяти коэффициентов блока 5. Счетные Т-триггеры 27-29 предназначены для формирования управляющих импульсов необходимой длительности. Последовательность микрокоманд, необходимых для управления устройством цифровой фильтрации, записана в памяти 26 и приведена в таблице (отсутствие данных в таблице означает наличие логического "0" впамяти 26),Блок 4 управления работает следующим образом, Тактовые импульсы,поступающие от генератора 23 тактовых импульсов на счетчик 24 адреса71памяти и элемент НЕ 25, вызывают последовательную смену адресов на адресных шинах 26 памяти и считываниехранимой по этим адресам информации(микрокоманд), так как число управляющих микрокоманд составляет 64, тоустановка счетчика 24 адресов памяти в исходное состояние пррисходитавтоматически с периодом 2 .Память 26 и память коэффициентов блока 5 (фиг, 1) могут быть выполнены яа ИМС типа 573 РР 2.Все остальные компоненты устройства цифровой фильтрации могут бытьвыполнены на ИМС сер. 564,Целесообразна реализация устройства цифровой фильтрации на основеБИС-технологии (в частности на базовых матричных. кристаллах (БИК) типа1515 ХМ 2), так как, например, комцлексиз блока 1 прямого преобразования,блока 2 обратного преобразования иумножителя 6 имеет всего две входные, одну выходную шину и девятьуправляющих выводов. 4466273ра является выходом устройства, о тл и ч а ю щ е е с я тем, что, сцелью увеличения быстродействия за 5счет параллельной обработки данных,в него введены первый и второй блоки памяти, коммутатор, сумматор помодулю и, первый информационныйвход которого соединен с группоймладших разрядов выхода умножителя,группа старших разрядов выхода которого соединена с вторым информационным входом сумматора по модулюс 1, выход которого соединен с информационным входом блока обратноготеоретико-числового преобразования,выход которого соединен с информационным входом коммутатора, управляющий вход которого соединен с входомзаписи-считывания первого блока памяти и двенадцатым выходом блока управления, адресный вход и вход выборки первого блока памяти соединенысоответственно с тринадцатым и че тырнадцатым выходами блока управления, информационный вход первого бло Формула изобретенияУстройство цифровой фильтрации, содержащее блок прямого теоре тико-числового преобразования, блок обратного теоретико-числового преобразования, блок памяти коэффициентов, умножитель, блок управления, причем информационный вход блока прямого теоретико-числового преобразования является информационным входом устройства, тактовые входы блока прямого теоретико-числового преобразования с первого по четвертый соеди иены соответственно с выходами блока управления с первого по четвертый, выход блока прямого теоретико-числового преобразования соединен с первым информационным входом умножите ля, тактовый вход которого соединен с пятым выходом блока управления, второй информационный вход умножителя соединен с выходом блока памяти коэффициентов, адресный вход ко торого соединен с шестым выходом блока управления, седьмой выход которого соединен с входом чтения блока памяти коэффициентов, с первого по четвертый тактовые входы блока обратного теоретико-числового преобразования соединены соответственно с выходами блока управления с восьмого по одиннадцатый, выход сумматока памяти соединен с первым выходом коммутатора, второй выход которого соединен с информационным входом второго блока памяти, адресный вход записи-считывания и вход выборки которого соединены соответственно с пятнадцатого по семнадцатый выходами блока управления, выход первого блока памяти соединен с первым информационным входом сумматора, второй информационный вход которого соединен с выходом второго блока памяти.2. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что, с целью сокращения оборудования, блок прямого теоретико-числового преобразования содержит сумматор по модулюузел циклического сдвига, сос-, тоящий из И ключей и И регистров циклического сдвига, буферную память, содержащую И регистров, причем выход сумматора по модулю о является выходом блока, -й вход сумматора по модулю о, где= 1, 2М, И-разрядность ц, соединен с выходом -го регистра циклического сдвига, информационный вход которого соединен с выходом .-го ключа, информационный вход которого соединен с выходом д-го регистра и информационным входом (1+1)-го регистра, входы записи всех регистров соедине14466 В 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 0 1 1 0 0 0 1 0 О 1 0 0 О 1 1 7 ны с первым тактовым входом блока, управляющие входы всех ключей соединены с вторйм тактовым входом блока, входы сдвига и входы обнуления всех регистров циклического сдвига соединены соответственно с третьим и четвертым тактовыми входами блока.3. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что, с целью сокращения оборудования, блок обратного теоретико-числового преобразования содержит сумматор по модулю и, узел циклического сдвига, состоящий иэ К ключей и К регистров циклического сдвига, буферную память, содержащую К регистров, причем выход сумматора по модулю и является выходом блока, -й вход сумматора по модулюгде 1. = 1, 2, , К, К-разрядность и, соединен с выходом -го регистра циклического сдвига, информационный вход которого соединен с выходом -го ключа, информационный вход которого соединен с выходом 25 -го регистра и информационным входом (х+1)-го регистра, входы записи всех регистров соединены с первым тактовым входом блока, управляющие входы всех ключей соединены с вторым тактовым входом блока, входы сдвига и входы .обнуления всех регистров циклического сдвига соединены соответственно с третьим и четвертым тактовыми входами блока.4, Устройство п. 1, о т л и ч а 35 ю щ е е с я тем, что блок управления содержит тактовый генератор, счетчик адресов памяти, элемент НЕ, память, первый, второй и третий счетные триггеры и счетчик адресов, причем выход тактового .генератора соединен со счетным входом счетчика ад" 1 271 Оресов памяти и входом элемента НЕ, выход которого соединен с входом выборки памяти, адресный вход которой соединен с выходом счетчика адресов памяти, первый выход памяти соеди-, нен с первым выходом блока, второй выход памяти соединен с четвертым выходом блока, третий выход памяти соединен с вторым выходом блока и входом обнуления счетчика адресов, выход которого соединен с шестым выходом блока, счетный вход счетчика адресов соединен с третьим выходом блока и четвертым выходом блока памяти, пятый выход которого соединен с информационным входом третьего счетного триггера, выход которого соединен .с седьмьщ выходом блока, с шестого по восьмой выходы памяти соединены соответственно с пятым, восьмым и одиннадцатым выходами блока, девятый выход памяти соединен с девятым выходом блока и тактовыми входами всех счетных триггеров, десятый и четырнадцатый выходы блока соединены соответственно с десятым и одиннадцатым выходами памяти, двенадцатый выход которой соединен с информационным входом второго счет" ного триггера, выход которого соединен с тринадцатым выходом блока, с тринадцатого по пятнадцатый выходы памяти .являются двенадцатым выходом блока, семнадцатый выход которого соединен с шестнадцатым выходом памяти, семнадцатый выход которой соединен с информационным входом первого счетного триггера, выход которого соединен с шестнадцатым выходом блока, с восемнадцатого по двадцатьв выходы блока памяти являются пятнадцатым выходом блока.СССР Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 Заказ 6999ВНИИПИ Госуд Тираж 704 Подписноественного комитета по изобретениям и откр 113035, Москва, Ж, Раушская наб., д,иям при Г