Устройство для моделирования деятельности человека оператора

5 10 15 20 25 30 35 40 45 Изобретение относится к вычислительной технике, в частности к устройствам для моделирования деятель" ности человека-оператора системы человек-машина.Цель изобретения - расширение функциональных возможностей устройст. ва за счет моделирования работы оператора при наличии в алгоритме ецо деятельности одного логического условия.На чертеже представлена структурная схема предлагаемого устройства.Устройство содержит первый блок 1 памяти, первый триггер 2, регистр 3 памяти, первый элемент ИЛИ 4, первый 5, второй 6 и третий 7 элементы задержки, генератор 8 импульсов слу" чайной деятельности, генератор 9 равНомерно распределенных чисел, дифференцирующий элемент 1 О, преобразователь 11 временной интервал-код, первую схему 12 сравнения, счетчик 13 ошибок, сумматор 14, счетчик 15 правильно выполненных операций, вторую схему 16 сравнения, блок 17 регистрации, второй элемент ИЛИ 18, счетчик 19. выполненных реализаций, третью схему 20 сравнения, первый элемент И 21, генератор 22 тактовых ймпульсов, второй элемент И 23, чет" вертый элемент ИЛИ 24, группу эле" к 1 ентов И 25, счетчик 26 пропущенных Операций, счетчик 27 адреса, дешифратор 28, четвертую, схему 29 сравнения, второй блок 30 памяти, пятый элемент ИЛИ 31, второй триггер 32, подестой 33, четвертый 34, пятый 35 и третий 36 элементы И, третий 37 и подестой 38 элементы ИЛИ, четвертый 39 и пятый 40 элементы задержки и вход 41 запуска устройства.Блок 1 памяти предназначен для хранения и выдачи в регистр 3 параметров алгоритма управления. В нем хранятся данные об операционной составляющей алгоритма деятельности, вЬ 1 полнение которых моделируется. Считывание этих данных осуществляет" сМ путем подачи сигналов на его вхо- дЫ, пр.1 этом при появлении сигналов на его первом входе считывания и тфЕтьем адресном входе производится выдача параметров первой и всех по" следующих операций алгоритма, а при появлении сигнала на втором и третьем его входах в регистр выдаются дан нше только о первой операции алгоритма, что соответствует началу новой реализации алгоритма при условии, что предыдущая реализация была завершена безуспешно, т.е. оператор не выполнил в этот раз задачи управления.Блок 1 памяти разделен на две зоны, причем в первой его зоне хранятся значения математического ожидания и среднего квадратического отклонения времени выполнения каждого типа элементарных операций алгоритма, включая операции проверки логического условия, т.е. принятия решения. Во второй зоне располагаются значения вероятности Р, безошибочного выполнения соответствующего типа элементарной операции и значения вероятности Р; наступления одного из исходов логических условий алгоритма. Значение вероятности другого исхода определяется как Р=1-Р; и поэтому его хранить не требуется. Данные значения в обеих зонах размещены в порядке очередности следования номеров операций, заданных языком логических схем алгоритмов ЛСА), и позволяют моделировать безошибочность, продолжительность действий оператора, принятие им решения с учетом компонов" ки панелей управления и индикации соответствующими органами.Триггер 2 управляет включением и выключением устройства.Регистр 3 памяти осуществляет хра. нение и выдачу на первый выход значения математического ожидания и среднего квадратического отклонения элементарных и логических операций, а на второй - значение вероятности Р соответствующих типов элементарных операций или значение вероятности Р логического исхода операции3принятия решения. Элементы 5, 6 и 7 задержки предназначены для организации надежной записи и считывания данных из блока1 памяти в регистр 3.Генератор 8 импульсов случайной длительности служит для выработки импульсов, распределенных по необходимому закону с параметрами, выдаваемыми блоком памяти.Генератор 9 случайных равномерно распределенных в интервале (О, 1)чисел прбизводит выработку значения этих чисел.з13997Питание на генераторы 8 и 9 подается по сигналу, запускающему работу устройства.Дифференцирующий элемент 10 выделяет импульсы начала и конца импульсов, формируемых генератором 8, для дальнейшего преобразования отрезка времени в код,в преобразователе 11.В схеме 12 сравнения при поступлении от элемента 10 импульса "Конец" производится сравнение случайного числа Х, выработанного ранее по команде с выхода элемента 7 задержки генератором 9, со значением вероятности Р; безошибочного выполнения элементарной операции или со значением вероятности Р срабатывания данного логического условия, переписанным в схему сравнения иэ регистра 3. Если в результате сравнения этих чисел определяется безошибочность выполнения текущей элементарной операции (Хй Р;), операция считается выполненной правильно, в противном 25 случае засчитывается ошибка, на этом моделирование данной реализации прекращается. Подачей сигнала на второй вход блока 1 памяти обеспечивается моделирование очередной реализации с первой операции алгоритма. В случае если моделируется логическая операция и при сравнении оказывается случайное число больше значения вероятности срабатывания логической операции, Х) Р, сигнал появится на втором выходе схемы 12, в противном случае, когда Хс Р, сигнал появится на первом ее выходе, что повлияет на изменение управляющей 40 составляющей алгоритма, т.е. на порядок моделирования элементраных опе.раций. Счетчик 13 подсчитывает число 4 ошибок при выполнении алгоритма, чтосоответствует числу безуспешных реализаций, т.е. попыток выполнения алгоритма.Сумматор 14 осуществляет суммирование всех значений временных интервалов выполнения операций как за одну, так и за все операции алгоритма. а также за все успешные его реализации. При этом в случае если при выИ полнении алгоритма оператором допущена ошибка, т,е. алгоритм не выполнен, значения всех предыдущих до данной операции временных затрат стира 614ются и с безошибочными реализациямине суммируются.Счетчик 15 подсчитывает числоправильно выполненных операций длядальнейшего сравнения в схеме 16 сравнения с числом операций, содержащихся в алгоритме управления, что позволяет определить момент завершения выполнения задачи управления оператором и переход к новой реализации.Число операций моделируемого алгоритма устанавливается в схеме 16 сравнения перед началом моделирования.Бюток 17 регистрирует по окончаниимоделирования число безуспешных попыток выполнения алгоритма, т.е. содержимое счетчика 13, а также значение общего времени моделированиявсех успешных реализаций алгоритма.т.е. содержимое сумматора 14.Счетчик 19 подсчитывает число проведенных реализация как успешных,так и ошибочных для сравнения в схеме 20 сравнения с требуемым числомреализаций. Это число записываетсяв схему 20 также перед началом моделирования и определяется исходя изтребуемой точности результатов моделирования,Счетчик 26 пропущенных операцийслужит для подсчета количества операций, моделирование которых не производится в зависимости от логическихусловий.Счетчик 27 адреса и дешифратор 28предназначен для задания управляющейчасти алгоритма,:т.е. порядка очеред"ности моделирования выполнения элементарных операций в зависимости отисходов логических операций.Для задания управляющей части алгоритма используем язык логических схем алгоритмов.,Рассмотрим процесс выполнения алгоритма, заданного, например, логической схемойАА, АР 4 1 АА 6 Ат 1 ААА,оА, (1)где А - оператор, срабатывание которого означает выполнениеэлементарной операции (операционный оператор);Р 1- логический оператор, срабатывание которого заключает"ся в выборе той или другойреализации алгоритма длядостижения цели управления.5 13Выполнение алгоритма управления начинается с, самого левого члена А, и заключается в последовательном Переходе до последнего члена Аи, Члены логической схемы, обозначенные символом А, являются операционными операторами схемы алгоритмов и не изменяют порядок следования опе-. раторов схемы, т,е. их следование осуществляется в строгой очередности Нарастания номера оператора, а члены, обозначенные символом Р, указывают на наличие в алгоритме логических условий и являются логическими операторами. Эти логические операторы ЛСА могут изменять последовательости выполнения операторов алгоритМа. Так, в случае срабатывания логического условия человек-оператор обязан после третьей операции алгоритма перейти к восьмой, а в случае срабатывания и второго логического условия - после восьмой выполнить двенадцатую и последующие операции алгорит- мВ. В данном случае алгоритм деятельнОсти представлен логической схемой(2) А, АА А 8 АчА о А,В противном случае т,е. в том сЛучае, если срабатывания логическнх условий не произошло, оператор обязан выполнить алгоритм в соответствии с логической схемой (1),Таким образом, счетчик 27 адреса предназначен для подсчета количества всех операций алгоритма, т.е. порядковых номеров логической схемы алгоритма (порядковые номера элементарных и логических операций).Дешифратор 28 предназначен для выбора из блока 1 памяти соответствующей операционной составляющей дВнной операции алгоритма как логичаской, так и элементарной, а также ля управления выбором числа пропущенных операций в блоке 30 памяти. В схеме 29 сравнения происходит сравнение кода количества операций алгорнтма, записанного иэ блока 30 памятн, которые пропускаются оператором в случае срабатывания логических условий, с количеством пропущенных операций, поступивших иэ счетчика 26. Например, в спучае срабатывания Р, необходимо пропустить операции АА А, т.е. три операции, поэтому в сХему записывается код, соответст 99761 5 10 15 20 25 30 35 40 45 50 55 вующий числу три, и т.д. Кроме того, схема 29 через элемент И 23 управля ет и дополняет счетчик адреса количеством пропущенных операций при помощи генератора 22 тактовых импульсов.Блок 30 памяти хранит значение кодов количества пропущенных операций в случае срабатывания логических условий (т.е. появления сигнала на втором выходе дешифратора 28) в соответствии с их номером (т,е, появление сигналов на счетчике 27 адреса). Кроме того, дешифратор 28 при появлении на его входах кода номера любой логической операции сигналом с второго выхода переключает триггер 32 управления в единичное состояние ,(наличие "1" на прямом выходе и "0" на инверсном), который подключает (в зависимости от своего состояния) соответствующие элементы И 33 - 36, организуя порядок перехода от логических операций к элементарным, и наоборот.Время задержки элемента 39 выбирается в зависимости от максимального количества операций в алгоритме, которые необходимо пропустить при моделировании наступления исходов логических операторов, Элемент 40 задержкиобеспечивает подготовку устройства к моделированию следующей реализации при обнулении счетчика 27 адреса.Устройство функционирует следующим образом.После подачи на устройство питания перед запуском его осуществляется приведение в исходное состояние всех блоков, схем и триггеров, включаются генераторы 8 и 9, первый из которых подготавливается к формированию последовательности импульсов случайной длительности, а второй - к генерации случайных равномерно распределенных чисел, и запускается генератор 22 тактовых импульсов. Импульс запуска через элемент ИЛИ 4 поступает на элемент 5 задержки, а через элемент ИЛИ 24 - в счетчик 27 адреса. Порядковый номер операции алгоритма через дешифратор 28 поступает на третьи установочные входы блока 1 памяти для выбора параметров как элементарной, так и логической операции,(т.е. Аили Р ). На вторых информационных выходах дешифрато7 13997 ра 28 имеется сигнал в случае появления на его входах номера только логических операций (Р ), Для уяснения работы устройства рассмотрим порядок его работы при моделировании элемен 5 тарных операций.Время задержки элемента 5 задержки выбирается в зависимости от выхода на заданный режим работы генерато ров 8 и 9, а также продолжительностью записи информации, содержащейся в счетчике 27. После поступления сигнала с элемента 5 задержки на вход блока 1 памяти производится 15 считывание данных из обеих зон в регистр 3 для моделирования первой операции. Запись в регистр 3 разрешена при наличии единичного сигнала на прямом выходе триггера 2 управления. 20 Триггер 2 переходит в единичное состояние по сигналу запуска устройства. Кроме того, сигнал с элемента 5 задержки поступает на элемент 6 задержки, время задержки которого выбирает ся исходя из продолжительности перезаписи информации из блока 1 в регистр 3. Сигнал с выхода элемента 6 з .держки поступает на вход элемента 7 задержки и на первый вход записи информации - регистра 3, по этому сигналу осуществляется перезапись значений параметров моделируемой операции в генератор 8 и схему 12 сравнения. Генератор 8 начинает формирование импульсов, длительность которых определяется введенными параметрами из регистра 3, которые поступают на вход элемента 10. Величина времени задержки 7 обеспечивает надежное считывание информации из регистра 3 и перестройку генератора 8.При поступлении сигнала с выхода элемента 7 на вход регистра 3 производится его обнуление, а при поступ ленни этого же сигнала на вход генератора 9 осуществляется выдача в схему 12 равномерно распределенного числа Х, Сигнал "Начало" с элемента 10 поступает на первый вход преобразователя 11 временной интервал-код, а сигнал "Конец" - на второй его вход, формируя код продолжительности3 временного интервала. Одновременно сигнал "Конец" дает команду на срав, нение в схеме 12 сравнения. В ней 1сравнивается случайное равномерно распределенное число Х со значением вероятности безошибочного выб 8полнения элементарной операии Р1 данного типа. В том случае если ХР;, операция считается выполнен - ной безошибочно, и импульс с первого выхода схемы 12 поступает на первые входы третьего и четвертого элементов И 33 и 34. Наличие сигналов на их вторых входах определяет триггер 32 в зависимости от типа выполняемых операций. Единичный сигнал спрямого его выхода свидетельствуето необходимости моделирования логической операции, а единичный сигнална ийверсном выходе - о моделировании элементарной операции. 1 ервая операция, как правило, является элементарной. Поэтому единичный сигнал стриггера 32 поступает на вторые входыэлементов И 34 и 35. Импульс с выходаэлемента И 34 поступает через элементИЛИ 37 на вход счетчика 15 для подесчета количества правильно выполненных операций и через элементИЛИ 38 на вход элемента И 21. При наличии сигнала на другом входе элемента И 21, т.е, если не все операции алгоритма выполнены, происходитподача этого сигнала на вход элемен"та ИЛИ 4 и весь цикл работы устройства, но уже для моделирования второй операции алгоритма, повторяется.,Кроме того, импульс с выхода элемента И 34 поступает на вход сумматора14. Сумматор 14 состоит из двух блоков, в первом подсчитывается времямоделирования текущей реализации,а во втором - время предыдущих успешно выполненных реализаций. Если реализация завершена успешно, то времяее моделирования просуммировано с со.держимым второго блока, в противномслучае, т,е. при неуспешной реализации, обнулеяется содержимое первогоблока. С выхода счетчика 15 числоуспешных операций поступает в схему16 сравнения, с первого выхода которой снимается постоянный единичныйсигнал до тех пор, пока не будут вы"полнены все операции алгоритма управления. Когда все операции алгоритма будут выполнены успешно, единичный импульс с второго выхода, схемы16 сравнения поступит через элементИЛИ 18 на счетчик 19 для подсчетаобщего числа реализаций, одновременно сигнал с выхода элемента ИЛИ 18поступит на установочные входы счетчиков 15 и 27 и обнулит их содержимое, 9 13 яодготовив их к подсчету операций в Следующей реализации. Кроме того, Сигнал с выхода элемента ИЛИ 18 через пятый элемент 40 задержки, время задержки которого определяется продолжительностью обнуления счетчика 27 адреса, поступает на вход элемента ИЛИ 4 для запуска устройства на моделирование очередной реализации . алгоритма.В том случае если при сравнении значений в схеме 12 сравнения ХР; Операция считается невыполненной, В этом случае сигнал с ее второго выхода поступает через элемент И 35 на счетчик 13 для подсчета безуспешных Реализаций, на вход элемента ИЛИ 18 для подсчета числа реализаций, обнуления счетчиков 15 и 27 и возобновлеНия моделирования очередной реализации, Кроме того, этот сигнал на ходе сумматора 14 обнуляет содержимое первого блока времени сумматора Затраченного на текущую реализацию, и подготавливает блок 1 памяти для считывания первой операции алгоритма.При моделировании логической операции процесс моделирования не измеНяется, но изменяются порядковые Номера следования элементарных операций при условии срабатывания логического условия.Как только в счетчике 27 адреса Появится номер операции, соответстВующий логическому оператору, например Р, код числа "четыре" появится Как на первых информационных выходах Дешифратора 28 для выбора параметров этой операции в блок 1 памяти, так и на его втором выходе, а также на первых входах группы элементов И 25. Сигнал с второго выхода дешифратора 28 переводит триггер 32 управления из нулевого состояния в единичное (наличие "единицы" на прямом выходе и "нуля" - на инверсном). При этом Сигнал с единичного выхода поступает на элементы И 33 и 36. Кроме того, этот сигнал через группу элементов И 25 выбирает во втором блоке Памяти число, соответствующее значеНию числа пропущенных при моделироВании операций, в случае срабатывания логического. условия, например, После срабатывания логического оператора Р необходимо пропустить операции АА 6 А т. е. число равно 99761 10трем, Процесс моделирования логических операций аналогичен процессу моделирования элементарных, только в 5схеме 12 сравнения происходит сравнение числа Хи Р . В случае еслиХй Р;, логический оператор Р сра, батывает, т.е. принимается решениена выполнение следующей операцииАв (1).При .этом появляется сигнална первом выходе схемы 12 сравнения,которьй через элемент И 33 поступает на вход считывания блока 30 памяти для считывания в схему 29 сравнения кода числа пропущенных операций и на вход элемента ИЛИ 37 дляподсчета правильно выполненных операций в счетчике 15. После записи всхему 29 сравнения кода числа пропущенных операций постоянный сигналпоявляется на ее первом выходе, который разрешает прохождение тактовыхимпульсов с генератора 22 тактовыхимпульсов. Тактовые импульсы поступа" 26 ют через элемент ИЛИ 24 в счетчик 27адреса, в котором записывается порядковый номер операции. Кроме того,тактовые импульсы поступают на входсчетчика 26, с выхода которого снима" ЗО ется код числа пропущенных операций,.на второй вход схемы 29 сравнениядля определения момента окончанияформирования тактовых импульсов, атакже через элемент ИЛИ 37 на счетчик 15 правильно выполненных операций, так как пропущенные операцииподсчитываются в нем как правильновыполненные. При совпадении кодовчисла пропущенных операций на обоихвходах схема 29 сравнения снимаетпостоянный сигнал с первого выхода,прекращая подачу тактовых импульсов,и выдает импульс с второго выхода,который через элементы ИЛИ 31 переводит триггер 32 в нулевое состояние, который готовит выходы схемы 12сравнения к моделированию элементар-,ной операции Ае. Импульс с выхода элемента И ЗЗ, кроме того, поступает на элемент 39 задержки, время задержки которого определяется максимальным числом пропущенных операций и продолжительностью их записи в счетчик 27 адреса. С выхода элемента 39 задержки импульс поступает на вход элементаИЛИ 4 для моделирования очередной элементарной операции, в нашем слу10 35 11 1399 чае после Р - АВ, и далее процесс моделирования повторяется.В том случае если не срабатывает логический оператор, т.е. при сравнении Х) Р , сигнал появляется на5 втором выходе схемы 12 сравнения и через элемент И 36 поступает на входы элементов ИЛИ 31 и 38 и вход элемента ИЛИ 37. С выхода элемента ИЛИ 31 сигнал переводит триггер 32 в нулевое состояние, подготавливая устройство для моделирования следующей элементарной операции, Сигнал с выхода элемента ИЛИ 38 через элемента И 21 возобновляет моделирование очередной. операции алгоритма, а сигнал с выхода элемента ИЛИ 37 подсчитывает в счетчике 15 операцию как выполненную. Когда число реализаций алгоритма достигнет требуемого числа, сигнал с выхода схемы 20 сравнения поступает на вход счетчика 13 ошибок и сумматора 14 для считывания информации в блок 17 регистрации, 25 а также переводит триггер 2 в нулевое состояние, запрещая дальнейшее моделирование. Сумматор 14 переписывает в блок 17 регистрации суммарное время моделирования всех успешных реализаций. Полученные данные в блоке 17 позволяют оценить известными методами основные характеристи,ки качества деятельности оператора.При соединении выхода "Больше" схемы 29 сравнения с установочным входом счетчика 26,который обнулялся бы по срезу импульса схемы 29 сравнения, возможно многократное введение в логическую схему алгоритма логических условий и их выполнение в процессе моделирования. Формула изобретения 45Устройство для моделирования деятельности человека-оператора, содержащее первый блок памяти, регистр памяти, генератор равномерно распределенных чисел, генератор импульсов случайной длительности, дифференцирующий элемент, преобразователь временной интервал-код, три схемы сравнения, три элемента ИЛИ, первый триггер, первый элемент И, блок регистрации, счетчик ошибок, счетчик правильно выполненных операций, счетчик выполненных реализаций, сумматор и три элемента задержки, первый вход 761 12первого элемента И является входом запуска устройства и подключен к единичному входу первого триггера, выход первого элемента ИЛИ соединен с входом первого элемента задержки, выход которого подключен к входу считывания первого блока памяти и входу второго элемента задержки, выход которого соединен с входом считывания регистра гамяти и входом третьего элемента задержки, выход которого подключен к входу обнуления регистра памяти и входу запуска генератора равномерно" распределенных чисел, выходы которого соединены соответственно с информационными входами первой группы первой схемы сравнения, информационные входы второй группы которой соединены соответственно с разрядными выходами первой группы регистра памяти, разрядные входы которого подключены соответственно к выходам первого блока памяти, а разрядные выходы второй группь 1 регистра памяти подключены соответственно к установочным входам генератора импульсов случайной длительности, выход которого соединен с входом дифференцирующего элемента,первый выход которого подключен к входу запуска преобразователя временной интервал-код, входостанова которого и вход разрешениясравнения первой схемы сравнения соединен с вторым выходом дифференцирующего элемента, выходы преобразователя временной интервал-код подключенысоответственно к информационным входам сумматора, выходы которого и разрядные выходы счетчика ошибок соединены с соответствующими входами блока индикации, разрядные выходы счетчика правильно выполненных операцийподключены соответственно к информационным входам второй схемы сравнения, выход "Меньше" которой соединенс первым входом первого элемента И,выход которого соединен с вторымвходом первого элемента ИЛИ, выход"Равно" второй схемы сравнения подключен к первому входу разрешениясуммирования сумматора и первому входу второго элемента ИЛИ, выход которого соединен с обнуляющим входомсчетчика правильно выполненных операций и счетным входом счетчика реализаций, разрядные выходы которогосоединены соответственно с информационными входами третьей схемы сравне.13 13997ния, выход "Равно" которой соединенс входами считывания сумматора и счет.чика ошибок, о т л и ч а ю щ е е с ятем, что, с целью расширения функцио"нальных воэможностей за счет моделирования работы оператора при наличиив алгоритме его деятельности одногологического условия, оно дополнительно содержит второй, третий, четвертый, пятый и шестой элементы И, группу элементов И, четвертый, пятый ишестой элементы ИЛИ, четвертый ипятый элементы задержки, второй триггер, второй блок памяти, четвертуюсхему сравнения, счетчик адреса,счетчик пропущенных операций, дешиф,ратор, генератор тактовых импульсов,выход которого подключен к первомуМходу второго элемента И, второйвход которого соединен с вьиодом"Меньше" четвертой схемы сравнения,а выход второго элемента И соединенсо счетным входом счетчика пропущен"ых операций первым входом третьего элемента ЙЛИ и первым входом чет"вертого элемента ИЛИ, второй вход ко"торого соединен с выходом первогоэлемента ИЛИ, выход четвертого эле"мента ИЛИ подключен к счетному входу ЗОсчетчика адреса, разрядные выходыкоторого. соединены соответственно сПервыми входами элементов И группы иВходами дешифратора, группа выходовКоторого соединена соответственно садресными входами первого блока памя 35ги, выходы элементов И группы подключены соответственно к адресным вхо,дам второго блока памяти, выходы которого подключены соответственно кпервой группе информационных входовФетвертой .схемы сравнения, вторая1 руппа информационных входов которойсоединен соответственно с разряднымивыходами счетчика пропущенных операций, выход "Равно" четвертой схемыСравнения подключен к первому входупятого элемента ИЛИ, второй вход которого соединен с выходом третьегоэлемента И, вторым входом третьегоэлемента ИЛИ и первым входом шестого элемента ИЛИ, а выход пятого элемента И соединен с нулевым входом втовторого триггера, единичный вход которого подключен к выходу дешифратора и вторым входам элементов Игруппы, инверсный выход второго триг.гера соединен с первыми входами четвертого и пятого элементов И, а прямой выход - с первыми входами третьего и шестого элементов И, вторыевходы четвертого и шестого элементовИ подключены к выходу "Меньше илиравно" первой схемы сравнения, выход"Больше" которой соединен с вторымивходами третьего и пятого элементовИ, выход пятого элемента И подключен к счетному входу счетчика ошибок,входу разрешения считывания первогоблока памяти, второму входу второгоэлемента ИЛИ и установочному входусумматора, выход четвертого элементаИ подключен к второму входу разрешения суммирования сумматора, третьему входу третьего элемента ИЛИ и второму входу шестого элемента ИЛИ, выход которого соединен с вторым входомпервого элемента И, выход шестогоэлемента И соединен с четвертым входом третьего элемента ИЛИ, входомсчитывания второго блока памяти и вхо.входом четвертого элемента задержки,выход которого подключен к третьему входу первого элемента ИЛИ, четвертый вход которого соединен с выходом пятого элемента задержки, входкоторого и вход обнуления счетчикаадреса подключены к выходу второго эле.мента ИЛИ,выход третьего элемента ИЛИсоединен "со счетным входом счетчиКа правильно выполненных операций , а нулевой вход первоготриггера соединен с выходом"Равно" третьей схемы сравне -ния.13997 61 Составитель ВТекред А.Кран калов рректор Г.Ревет дакт ежни 4 водственно-полиграфическое предприятие, г. Ужгород, ул. Проект Заказ 2668/50 Тираж ВНИИПИ Госуда по делам и 9 113035, Москва, твенногоретений н35, Раушс Подписномитета СССРткрытийя наб., д, 4