Устройство для вычисления элементарных функций

СОЮЗ СОВЕТСКИХощваъмшипРЕСПУБЛИК 19 (11)2 5 А ЗЮ 9 С 06 Г 7 544ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРпо делдм изоБ етений и отнРытийОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) 1. Авторское свидетельство СССРМф 5197 17, кл. С 06 Р 7/548, 1974.2. Авторское свидетельство СССРпо заявке 9 2877479,кл. С 06 Г 7/548, 06.06.80 (прототип) .(54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯЭЛЕМЕНТАРНЫХ. ФУНКЦИЙ, содержащее трирегистра, два сдвигателя, пять сумматоров, блок памяти, блок управления и блок анализа, состояния, причемпервые информационные входы регистров соединены с информационной шинойустройства, выходы первого, второгои третьего сумматоров соединены ссоответствующими выходами устройстваи с вторыми информационными входамисоответствующих регистров, первыеинформационные входы первого, второго и третьего сумматоров соединенысоответственно с выходами первого ивторого сдвигателей и выходом третьего регистра, второй информационныйвход третьего сумматора соединен свыходом блока памяти, при этом блокуправления содержит регистр кодаоперации, генератор импульсов, триггер, элементы И-НЕ, блок анализасостояния содержит коммутатор, одноразрядный узел памяти, триггер, узелбуферной памяти и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, при этом информационныйвход регистра кода операции блока управления соединен с шиной кода операции устройства, информационный выход регистра кода операции блока управления соединен с первым адресным входом одноразрядного узла памяти блока анализа состояния и управляющим входом коммутатора блока анализа состояния, информационные входы которого соединены с выходами первого, второго и третьего сумматоров, запускающий вход устройства соединен с .управляющим входом регистра кода операции блока управления, входом запуска генератора импульсов блока управления и установочными входами триггера блока управления и триггера блока анализа состояния, выход генератора импульсов блока управления соединен с синхровходами ре-еаев гистров узла буферной памяти блока анализа состояния, триггера блока уп-,равления и триггера блока анализа состояния, выход элемента И-НЕ блока управления соединен с управляющими входами регистров, выход узла памяти блока анализа состояния соединен с первым входом элемента ИСКЛ 10 ЧАЮЩЕЕ ИЛИ блока анализа состояния, выходы .узла памяти и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния подключены к управляющим входам первого, вто,рого и третьего сумматоров, первыйвход элемента И-НЕ блока управлениясоединен с выходом триггера блока уп- ефравления, первый выход узла буфернойпамяти блока анализа состояния соединен с адресной шиной устройства, управляемые входы сдвигателей и адресный вход блока памяти соединены садресной шиной устройства, о т и и -1103ч а ю щ е е с я тем, что, с целью повышения быстродействия, сумматоры выполнены в избыточной знакоразрядной системе счисления, в блок анализа состояния введены узел приоритета и шифратор, причем выходы первого и второго регистров соединены с первыми информационными входами четверто- . го и пятого сумматоров, вторые информационные входы которых соединены с выходами соответственно первого и второго сумматоров, выходы четвертого и пятого сумматоров подключены к информационным входам соответственно второго и первого сдвигателей, выход коммутатор блока анализа состояния соединен с входом узла приоритета блока анализа состояния, информационный выход которого подключен к входу шиф 225ратора блока анализа состояния, выходкоторого соединен с информационнымвходом узла буферной памяти блока анализа состояния, второй выход которогоподключен к второму адресному входуодноразрядного узла памяти блока анализа состояния, управляющий выход узла приоритета блока анализа состоянияподключен к информационному входутриггера блока анализа состояния, выход которого соединен с вторым входомэлемента И-НЕ и информационным входом триггера блока управления, второйвход элемента ИСКЛ 10 ЧАОЦЕЕ ИЛИ блокаанализа состояния соединен с адреснойшиной устройства, дополнительный выход регистра кода операции блока управления подключен к стробирующемувходу блока памяти.Изобретение относится к области вычислительной техники, к классу арифметических устройств для вычисления трансцендентных функций, и может быть использовано в цифровых моделирующих, управляющих и вычислительных систе 5 мах как общего, так и специального назначения.Известно устройство для вычисления элементарных функций, состоящее из трех регистров, четырех блоков сдвига, блока памяти, семи сумматоров, четырех переключателей и управляющей схемы, выполненной в виде блока анализа состояния н блока управ 15 ления, причем коррекция деформации решения осуществляется путем вычисления на дополнительных сумматорах соответствующих поправок 111. К недостаткам известного устройства относятся низкое быстродействие и ограниченность функциональных возможностей и области применения ввиду ограничения диапазона изменения аргумента и невозможности непрерывного генерирования функций, в том числе с управляемым шагом.Наиболее близким к предложенному по технической сущности является устройство для вычисления элементарных 30 функций, содержащее три регистра, два сдвигателя, пять сумматоров, блок памяти, блок управления и блок анализа состояния, причем информационные входы регистров соединены с информационной шиной устройства, выходы первого - третьего сумматоров соединены с соответствующими выходами устройства и информационными входами соответствующих регистров, первые информационные входы первого - третьего сумматоров соединены соответственно с выходами первого и второго сдвигателей и выходом третьего регистра, информационный вход третьего сумматора соединен с выходом блока памяти, выходы первого - третьего сумматоров объединены и соединены с информационным входом блока анализа состояния, выход которого соединен с управляющими входами первого, второго и третьего сумматоров 21.Недостатком устройства являетсянизкое быстродействие,Цель изобретения - повышение быстродействия,Поставленная цель достигается тем,что устройство для вычисления элементарных функций, содержащее три регистра, два сдвигателя, пять сумматоров,блок памяти, блок управления и блок анализа состояния, причем первые информационные входы регистров соединены с информационной шиной устройства, выходы первого - третьего сумма торов соединены с соответствующими выходами устройства и с вторыми информацио;.ными входами соответствующих регистров, первые информационные входы первого - третьего сумматоров 1 О соединены соответственно с выходами первого и второго сдвигателей и выходом третьего регистра, второй информационный вход третьего сумматора соединен с выходом блока памяти, блок управления содержит регистр кода операции, генератор импульсов, триггер и элемент И-НЕ, блок анализа состояния содержит коммутатор, однорядный узел памяти, триггер, узел буферной памяти и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, информационный вход регистра кода операции блока управления соединен с шиной кода операции устройства, информационный выход регистра кода операции блока управления соединен с первым адресным входом одноразрядного узла памяти блока анализа состояния и управляющим входом коммутатора блока анализа состояния, информационные ЗО входы которого соединены с выходами первого - третьего сумматоров, запускающий вход устройства соединен с управляющим входом регистра кода операции блока управления, входом запуска З 5 генератора импульсов блока управления и установочными входами триггера блока управления и триггера блока анализа состояния, выход генератора импульсов блока управления соединен с синх О ровходами регистров узла буферной памяти блока анализа состояния, триггера блока управления и триггера блокаанализа состояния, выход элемента И-НЕ блока управления соединен с управляющими входами регистров, выход узла памяти блока анализа состояния соединен с первым входом элемента ИСКЛЮЧАИЙ 1 ЕЕ ИЛИ блока анализа состояния, выходы узла памяти и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния подключены к управляющим входам первого - третьего сумматоров, первый вход элемента И-НЕ .блока. управления соединен с выходом триггера блока уп равления, первый выход узла буферной памяти блока анализа состояния соединен с адресной шиной устройства, управляемые входы сдвигателей и адрес-,ный вход блока памяти соединены сшиной устройства, сумматоры выполнены в избыточной знакоразрядной системе счисления, в блок анализа состояния введены узел приоритета и шифратор, причем выходы первого и второгорегистров соединены с первыми информационными входами четвертого и пятого сумматоров, вторые информационныевходы которых соединены с выходамисоответственно первого и второго сумматоров, выходы четвертого и пятогосумматоров подключены к информационным входам соответственно второго ипервого сдвигателей, выход коммутатора блока анализа состояния соединенс входом узла приоритета, блока анализа состояния, информационный выходкоторого подключен к входу шифратораблока анализа состояния, выход которого соединен с информационным входом узла буферной памяти блока анализа состояния, второй выход которого подключен к второму адресному входу одноразрядного узла памяти блокаанализа состояния, управляющий выходузла приоритета блока анализа состояния подключен к информационному входу триггера блока анализа состояния,выход которого соединен с вторым входом элемента И-НЕ и информационнымвходом триггера блока управления,второй вход элемента ИСКЛОЧАЮЩЕЕ ИЛИблока анализа состояния соединен садресной шиной устройства, дополнительный выход регистра кода операцииблока управления подключен к стробирующему входу блока памяти,На фиг. 1 изображена блок-схемаустройства для вычисления элементарных функций; на фиг. 2 - принципиальная схема блок управления, вариант; на фиг. 3 - функциональная схема блока анализа состояния, вариант.Устройство содержит (фиг. 1) регистры 1 - 3, сдвигатели 4-5, сумматоры 6-10, блок памяти 11, блок управления 12 и блок анализа состояния 13. Тактирующий и операционный входы блока анализа состояния 13 соединены с выходами блока управления 12, один вход которого соединен с выходом блока анализа состояния 13, другой - с управляющими входами блока памяти 11 и сдвигателей 4, 5. Входы управления каждого из регистров 1 - 3 соединены соответственно с выходом 14 блока управления и информа1 032 (стробирующие) входы регистров 1-3, положительным фронтом (окончанием импульса) разрешает занесение икфор" мации в эти регистры из информационной шины 15. Этим же фронтом Управляющий триггер 19 блока управления 12 переводится в единичное состояние (так как Р имеет высокий уровень), формируя сигнал Со высокого уровня, который, поступая на управляющие О входы регистров 1-3, обеспечивает с приходом каждого положительного фронта серии занесение информации по вторым входам регистров.С одного из выходов регистра кода операций 18 блока управления 12 снимается сигнал С, который, поступая с выхода блока управления 12 на стробирующий вход блока памяти 11, разрешает или запрещает считывание из него информации с константах С (4), что необходимо для органиэации режима непрерывного генерирования функций с дискретно управляемым шагом,25Блок анализа состояния 13 содержит (фиг. 3) коммутатор 24, узел буферной .памяти 25, одноразрядный узел памяти 26, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 27, триггер 28, узел приоритета 29 и шифратор 30. Выход элемента ИСКЛЮ 30 ЧАЮЩЕЕ ИЛИ 27 является выходом блока анализа состояния, тактирующий вход которого соединен с синхронизирующими входами узла буферной памяти 25 и триггера 28, информационный вход которого соединен с выходом "нуля" узла буферной памяти 25, выход младших разрядов которого соединен с одним адресным входом одноразрядного узла памяти 26, другой адресный вход которого соединен с адресным входом коммутатора 24 и бперационным входом блока анализа состояния 13, информационный вход 17 которого соединен с информационными входами коммутатора 24, выход которого соединен с информационным входом узла буферной памяти 25, выходы старших разрядов которого соединены с выходом блока анализа состояния 13, соединенным с операционным входом блока анализа состояния и одним входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 27, другой вход которого соединен с выходом одноразрядного узла памяти 26 и выходом блока анализа 55 состояния 13, по шине соединенным с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 27. Выход коммутатора 24 подключен к вхо 258ду узла приоритета,29, информационный выход которого подключен к входушифратора 30, выход которого подключен к входу узла буферной памяти 25,управляющий выход узла приоритета 29подключен к дополнительному информационному входу триггера 28. КОП с регистра кода операций 18 блока управления 12 вместе с инверсным сигналомР через выход поступает по операционкому входу в блок анализа состояния 13, в котором в соответствии сКОП выбирается канал коммутатора 24.Кроме того, сигналы КОП являются частью адреса одноразрядного узла памяти26, а один из разрядов КОП (-с),кодирующий величину Ч(Ч= - 1-Ч=для тригонометрических функций,Ч=+1-Ч=О - для гиперболических функций, а также экспоненциальных), поступает на элемент ИСКЛОЧАЮЩЕЕ ИЛИ27, с выхода которого через выходблока анализа состояния 13 выдаетсясигнал на сумматор 6 для управлениязнаком операции - сложение или вычитание, Кроме того, разряд КОП через выход блока анализа состояния 13 поступает на управляющий вход блока памяти 11 в качестве части адреса для выбора типа константы (4). Инверсныйсигнал Р подается на установочныйвход триггера 28 для сброса в исходное состояние после окончания вычислений,С выходов коммутатора 24 на входузла буферной памяти 25 поступаютданные с первого выхода одного изсумматоров 6-8. Узел 25 осуществляетформирование знака числа и адресастаршего единичного разряда. Так каккаждый разряд сумматоров для двоичного избыточного кодирования (1, О, 1)представлен в виде двух разрядов(1=-1код 10; 0=0= в к 00; =+1 код 01), то при подсоединении этихкодов к узлу 25 по приоритету, начиная от старших разрядов, выходкойкод этого элемента будет содержатьмладший разряд, фиксирующий знак ана"лизируемого числа, и старшие разряды, представляющие код номера значащего разряда, т,е. двоичный порядокчисла. Знак анализируемого числа поступает в одноразрядный узел памяти26 для формирования , обеспечиваясходимость процессов вычислений вразличных квадрантах пространствадопустимых областей определения функций. Старшие разряды Н;, поступают1 7 9 1103по второму выходу блока анализа состояния 13 на управляющие входы сдвигателей 4, 5 и блока памяти 11 длязадания соответственно кода сдвига,т.е. Н, и адреса константы истинногошага по формуле (4),В случае, когда анализируемое чис-ло равно О, то на "нулевом" выходеузла буферной памяти 25 формируетсясигнал низкого уровня, который по1 Осерии .д .переписывается в триггер28, а единичного выхода которого формируется сигнал Р 2 низкого уровня,поступающий по первому выходу блокаанализа состояния 13 на вход блока управления 12. В этом блокепо сигналу Р 2 и серии управляющийтриггер 19 устанавливается в нулевоесостояние.Алгоритм работы устройства основывается на формировании блоком анализа состояния 13 значений и Н длякаждой очередной итерации, перезаписи текущей информации в регистры1-3 и вычисления по соотношениям 25(1)-(2) с анализом очередных параметров 1 и Н; и т,д. до тех пор, пока74не будет сформирован сигнал Р, поступающий такжезадатчику" (цепивыдачи не показаны). Задатчик считывает данные с регистров устройства и снижает сигнал Р, который низким уровнем устанавливает элементыустройства в исходное состояние.Так как соотношение (1) имеет не 35явный вид относительно искомых переменных Х, и У;, то их прямая реализация в цифровых кодах с целью облегчения алгоритма функционированияи обеспечения устойчивости вычислений требует использования специальных способов кодирования - избыточной знако-разрядной системы счисления, характеризующейся тем, что глубина распространения переноса при45выполнении ряда операций имеет ограниченную длину. Если,при замыкании обратных связей величины сдвиговкодов в сторону младших разрядов превышают величину р, то для каждого50разряда эквивалентная схема вычислений несмотря на структурную замкнутость оказывается разомкнутой, чем 225 Ои обеспечивается устоичивость вычислений.В устройстве используется один иэизвестных вариантов сумматоров с таким кодированием, выполняющим следующую операцию Б=(А+В)С , где Б,А и В представлены в избыточной двоичной системе счисления 1, О, 1;=1, (код "О" или "1"); С=О или 1,Так как для такой системы счислелния ьр =2 разряда, то для предлагаемого устройства величина индекса итерации с целью обеспечения устойчивостипоследовательно соединенных в кольцосумматора б, сумматора 9, блока сдвига 4, сумматора 7, сумматора 10 иблока сдвига 5 должна быть не менее26 р, т.е. причем начальный сдвиг осуществляется подключением входов сумматоров 9 и 10 к вторым,.сдвинутым на константу, выходам сумматоров б и 7 и регистров 1 и 2.Данное устройство в зависимости от кода операций позволяет одновременно формировать следующие основные наборы функций: операции сложения - вычитания, сдвига, нормализации числа, функциональное преобразование, функциональное генерирование. Данное устройство, предназначенное для ускоренного вычисления укаэан- ных наборов Функций, является многофункциональным, реализующим макрокоманды в языке высокого уровня, имеет широкую область применения в качестве центральных и проблемно-ориентированных процессов микро- и мини-ЗВМ общего и специального применения, в том числе для решения задач спектрального анализа сигналов с помощью БПФ, для преобразования прямоугольных координат в сферические и наоборот в системах управления движением и робототехнике, для вращения координат и векторов, для синтеза криволинейных поверхностей в станках с программнымуправлением и в других областях.1103225 ставитель В.Кайданохред А, Бабинец Корректор И,Муска тор О.Колесников одписное судар м изо оск Филиал ППП "Патент", г.ужгород, ул.Проектная, 4 Заказ 4981/37 ВНИИПИ по д 113035