Устройство для деления двоичных чисел

(19) ЯОай зд С 06 Р 7/52 ОПИСАНИЕ ИЗОБРЕТЕНИЯ Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) 1, Авторское свидетельство СССР9 512469, кл. 6 06 Р 7/52, 1976.2. Авторское свидетельство СССРВ 646331, кл. С 06 Г 7/52, 1979(прототип),(54) (57) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЪХ ЧИСЕЛ, содержащее регистрыделимого, делителя, частного, сумматор, реверсивный счетчик, дешифраторнуля, элемент ИЛИ, блок управления,содержащий мультиплексор, генераторимпульсов, семь элементов И, кольцевой сдвигающий регистр, счетчик циклов,элемент НЕ,причем выход генератора импульсов соединен с первым входом,первого элемента И,выход которого соединен с первым входом второго, третьего и четвертого элементов И, второйвход четвертого элемента И соединенс выходом элемента НЕ, вход которогосоединен с вторым входом третьегоэлемента И и с выходом счетчика циклов, вход которого соединен с первымвходом пятого элемента И, и первымвыходом кольцевого сдвигающего регистра, второй выход которого соединенс первым входом шестого и седьмогоэлементов И, второй вход пятого, шестого и второй вход седьмого элементов И соединены соответственно с первым и вторым выходами мультиплексора,выход четвертого элемента И соединенс входом запуска кольцевого сдвигающего регистра, третий и второй выходыкольцевого сдвигающего регистра являются соответственно первым и вторымвыходами блока управления, выходыпятого, шестого, седьмого элементовИ являются соответственно третьим,четвертым и пятым выходами блока управления, выходы второго и третьегоэлементов И являются соответственношестым и седьмым выходами блока управления, причем первый выход блокауправления соединен с входом управления сдвигом регистра делимого и спервым входом элемента ИЛИ, информационный вход регистра делимого соединен с выходом сумматора, выход регистра делимого соединен с первымйинформационным входом сумматора, вто- арой информационный вход которого соединен с выходом регистра делителя,второй выход блоха управления соеди- Севнен с входом управления передачейкода регистра делимого, выход элсмен- дта ИЛИ соединен с входом сдвига регистра частного, вход записи котороайго соединен с третьим выходом блокауправления, четвертый выход которогоЬед 1соединен с входом управления перено-сом сумматора и с входом передачиобратного кода регистра делителя,вход передачи прямого кода которогосоединен с пятым выходом блока управления, шестой выход которого соединен с входом сдвига регистра делителяи с суммирующим входом реверсивногосчетчика, седьмой выход блока управления соединен с вторым входом элемента ИЛИ и с вычитающим входом реверсивного счетчика, выходы разрядовреверсивного счетчика соединены соответственно с входами дешифратора нуля, выход которого соединен с входомуправления синхронизацией блока уп1103224 равления, о т л и ч а ю не, е е с ятем, что, с целью повышеееия быстродействия, в устройство введен блоксравнения кодов, а в блок управлениявосьмой элемент И, элемент И-НЕтриггер, причем прямой выход триггерасоединен с третьим входом четвертогоэлемента И, а инверсный выход триггера соединен с вторым входом второгоэлемента И и с первым входом восьмого элемента И, второй вход которогосоединен с выходом первого элементаИ, первый вход элемента И-НЕ соединенс вторым входом третьего элемента И,третий вход восьмого элемента И соединен с входом анализа величины делителя блока управления, первый и второйвходы мультиплексора соединены соот 1Изобретение относится к области вы числительной техники и может. быть использовано в специализированных вычислительных машинах.Известно устройство для деления двоичных чисел, содержащее параллель ный сумматор с и старшими и и +1 младшими разрядами, е 1 разрядные сумматоры частного и делителя, элемент задержки, триггеры, генератор импуль 1 О сов, дешифраторы, блок управления, блок разрешения сдвига, элемент И, соединенные определенным образом для выполнения операции деления двух двоичных чисел 11.15Недостатком данного устройства является большой объем оборудования и сложность алгоритма операции деле- ЕЕИЯНаиболее близким по технической 20 сущности и достигаемому эффекту к изобретению является устройство. для деления, содержащее регистр делимого, регистр делителя, регистр частного, сумматор, блок управления, элемент 25 ИЛИ, дешифратор нуля, реверсивный счетчик, блок регистрации нуля и единицы, первый выход блока управленйя с.оединен с управляющим входом регистра делееееого, информационный вход которого соединен с выходом сумматора, выход регистра делимого соединен с ветственно с первым и вторым входамианализа разрядов блока управления,второй вход элемента ИЕ соединенс входом управления синхронизациейблока управления, выход восьмого элемента И соединен с прямым входомтриггера, выход элемента И-НЕ соединен с вторым входом первого элементаИ, выходы регистров делимого и делителя соединены соответственно с первым и вторым информационными входамиблока сравнения кодов, выход которого соединен с входом анализа величины делителя блока управления, первый и второй выходы старених разрядоврегистра делимого соединены соответственно с первым и вторым входами анализа разрядов делимого блока управления. 2первым информационным входом сумматора, второй информационный вход которого соединен с выходом регистра делителя, управляющий вход сумматора соединен с вторым выходом блока управления, третий выход .которого соединен с первым управляющим входом регистра делителя, выход старшего разряда сумматора соединен с входом блока управления, четвертый выход которого соединен с первым управляющим входом регистра частного, первый выход блока регистрации нуля и единицы соединен с вторым входом регистра делителя и суммирующим входом реверсивного счетчика, второй выход блока регистрации нуля и единицы соединен с первым входом элемента ИЛИ и вччитающим входом реверсивного счетчика, третий выход блока регистрации нуля и единицы соединен с установочным входом реверсивного счетчи- ка, выходы которого соединены с входами дешифратора нуля, выход которого соединен с первым входом блока регистрации нуля и единицы, второй вход которого соединен с выходом старшего разряда регистра делителя, пятый выход блока управления соединен с вторым входом элемента ИЛИ, выход которого соединен с вторым управляющим входом регистра частного 12 .з .1103Недостатком данного устройства является низкое быстродействие.Цель изобретения - повышение быстродействия устройства для деления,Поставленная цель достигается тем, что в устройство для деления двоичных чисел, содержащее регистры делимого, делителя., частного, сумматор, реверсивный счетчик, дешифратор нуля, элемент ИЛИ, блок управления, содержа 10 щий мультиплексор, генератор импульсов, семь элементов И, кольцевой сдвигающий регистр, счетчик циклов, элемент НЕ, причем выход генератора импульсов соединен с первым входом первого элемента И, выход которого соединен с первым входом второго, третьего и четвертого элементов И, второй вход четвертого элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом третьего элемента И и с выходом счетчика циклов, вход которого соединен с первым входом пятого элемента И, и первым выходом кольцевого сдвигаю 25 щего регистра, второй выход которого соединен с первым входом шестого и седьмого элементов И, второй вход пятого, шестого и второй вход седьмого элементов И соединены соответственно с первым и вторым выходами мультиплексора, выход четвертого элемента И соединен с входом запуска кольцевого сдвигающего регистра, третий и второй выходы кольцевого сдви гающего регистра являются соответственно первым и вторым выходами блока управления, выходы пятого, шестого, седьмого элементов И являются соответственно третьим, четвертым и пятым 40 выходами блока управления, выходы второго и третьего. элементов И являются соответственно шестым и седьмым выходами блока управления, причем первый выход блока управления соединен 45 с входом управления сдвигом регистра делимого и с первым входом элемента ИЛИ, информационный вход регистра делимого соединен с выходбм сумматора выход регистра делимого соединен с 50 первым информационным входом сумматора, второй информационный вход которого соединен с выходом регистра делителя, второй выход блока управления соединен с входом управления пе редачей кода регистра делимого, выход элемента ИЛИ соединен с входом сдвига регистра частного, вход запи 224си которого соединен с третьим выходом блока управления, четвертый выход которого соединен с входом управления переноса сумматора и с входом передачи обратного кода регистра делителя, вход передачи прямого кода которого соединен с пятым выходом блока управления, шестой выход которого соединен с входом сдвига регистра делителя и с суммирующим входом реверсивного счетчика, седьмой выход блока управления соединен с вторым входом элемента ИЛИ и с вычитающим входом реверсивного счетчика, выходы разрядов реверсивного счетчика соединены соответственно с входами дешифратора нуля, выход которого соединен с входом управления синхронизацией блока управления, введен блок сравнения кодов, а в блок управления восьмой элемент И, элемент И-НЕ, триггер, причем прямой выход триггера соединен с третьим входом четвертого элемента И, а инверсный выход триггера соединен с вторым входом второго элемента И и с первым входом восьмого элемента И, второй вход которого соединен с выходом первого элемента И, первый вход элемента И-НЕ соединен с вторым входом третьего элемента И, третий вход восьмого элемента И соединен с входом анализа величины делителя блока управления, первый и второй входы мультиплексора соединены соответственно с первым и вторым входами анализа разрядов блока управления, второй вход элемента И-НЕ соединен с входом управления синхронизацией блока управления, выход восьмого элемента И соединен с прямым входом триггера, выход элемента И-НЕ соединен с вторым входом первого элемента И, выходы регистров делимого и делителя соединены соответственно с первым и вторым информационными входами блока сравнения кодов, выход которого соединен с вхохом анализа величины делителя блока управления, первый и второй выходы старших разрядов регистра делимого соединены соответственно с первым и вторым входами анализа разрядов делимого блока управления. На фиг, 1 изображена структурнаясхема устройства для деления двоичначисел; на фиг. 2 - функциональнаясхема блока управления.Устройство (фиг. 1) содержит регистр 1 делимого, регистр 2 делителярегистр 3 частного, сумматор 4, блокуправления 5, элемент ИЛИ б, реверсивный счетчик 7, дешифратор нуля 8,блок 9 сравнения кодов.Блок управления 5 (фиг. 2) содержит мультиплексор 10, генератор импульсов 11, элемент И 12, элементИ 13, триггер 14 кольцевой сдвигающий регистр 15, счетчик циклов 16,элемент И 17, элемент И 18, элементИ 19, элемент И-НЕ 20 элемент НК 21элемент И 22, элемент И 23, элементИ 24,Работа устройства заключается вследующем,До качала операции деления делимоезаписывается в регистр 1 делимого,делитель записывается в регистр 2делителя. Реверсивный счетчик 7 установлен в нуль. На прямом выходе триггера 14 присутствует сигнал "О", ана инверсном выходе триггера 14. Если делимое больше делителя, то на выходе блока сравнения 9 присутствуетсигнал О , который поступает на входанализа величины делителя блока управления (третий вход элемента И 13),На вход управления синхронизацией блока управлейия с выхода дешифратора -нуля 8 поступает сигнал "О", На выходе элемента И-НЕ 20 присутствуетсигнал " 1", который разрешает прохож -дение импульсов с генератора импульсов 11 на выход элемента И 12. Данныеимпульсы проходят через элемент И 18на шестой выход блока управления 5.Импульсы с шестого выхода блока управления 5 поступают на третий управляющий вход регистра 2 делителя ипрямой вход счетчика реверсивного 7.Тем самым производится сдвиг делителя влево, т.е. увеличение делителя,до тех пор, пока на выходе блокасравнения 9 не появится сигнал "1",т,е. делитель стал больше делимого.Сигнал " 1" поступает на вход анализавеличины делителя блока управления 5,На выходе элемента И 13 вырабатывается импульс, который переводит триггер 14 в противоположное состояние.На инверсном выходе триггера 14 сигнал "0", который запрещает прохождение импульсов на шестой выход блокауправления 5.Если делимое меньше делителя, тона выходе блока сравнения 9 сигнал 110322411 , который выра.батывает импульс навыходе элемента И 13, переводящийтриггер 14 в противоположное состояние. В данном случае на шестой выход 5 блока управления 5 не пройдет ни одинимпульс.Процессделения производится поалгоритму, согласно которому делимое .и частное сдвигаются влево на один 10разряд, В зависимости от содержимогорегистра 2 делимого к делимому прибавляется делитель (если делимое отрицательное)., или от делимого вычитается делитель (если делимое положи тельное). Результат операции сложения или вычитания записывается в регистре 2 делимого, В зависимости отсодержимого регистра делимого 2 вмладший разряд регистра 3 частного 20 записывается единица (если результатоперации положительный) или нуль(если результат операции отрицательный) . Этим заканчивается цикл форми 1рования одной цифры частного.25 После получения требуемого числацифр частного производится сдвигчастного влево на число разрядов, накоторое был сдвинут делитель (еслиделимое было больше делителя), или 30 сдвига влево не производится (еслиделимое было меньше делителя).После прихода сигнала о том, чтоделимое стало меньше делителя илиделимое было меньше делителя, узел 35анализа сигнала (элемент И 13, триггер 14) с выхода блока 9 сравнениякодов разрешит начало операции деления. Через элемент И 17 на кольцевой 40сдвигающий регистр 15 начнут поступать импульсы, На третьем, втором ипервом выходах кольцевого сдвигающего регистра 15 поочередно возникнутимпульсы. Импульс с третьего выходакольцевого сдвигающего регистра 15 45поступит на первый выход блока управления 5, на вход управления сдвигомрегистра 1 делимого и через элементИЛИ б на второй управляющий вход регистра 3 частного и осуществит сдвиг 50делимого и частного на один разрядвлево. Если на входы анализа разрядов делимого блока управления 5 (входы двух старших разрядов регистра 1делимого) поступают сигналы 00 или 55 01, то это соответствует положительному числу содержимого регистра 1 делимого. На первом выходе мультиплексора 10 появится сигнал "1", а на7 110 втором выходе0", При положительном числе в регистре 1 делимого необходимо из делимого вычесть делитель, Это осуществляет импульс, возникающий на втором выходе кольцевого сдви гающего регистра 15.Импульс с второго выхода кольцевого сдвигающего регистра 15 поступит на второй выход блока управления и через элемент И 22 на четвертый вы ход блока управления 5. Импульс с второго выхода блока управления 5 поступит на первый управляющий вход регистра 1 делимого и осуществит передачу прямого кода содержимого ре гистра 1 делимого на сумматор 4. Импульс с четвертого выхода блока управления 5 поступит на управляющий вход сумматора 4 и первый управляющий вход регистра 2 делителя и осу ществит передачу обратного кода содержимого регистра 2 делителя на сумматор 4 и добавление единицы переноса. Результат операции вычитания запомнится в регистре 1 делимого, 25Если на входы анализа разрядов делимого блока управления 5 поступают сигналы 11 или 10, то это соответствует отрицательному числу содержимого регистра 1 делимого. Сигнал " 1" З 0 появится на втором выходе мультиплек сора 10. При отрицательном числе в регистре 1 делимого необходимо к делимому прибавить делитель. В данном случае импульс с второго выхода коль-З цевого сдвигающего регистра 15 поступит на второй выход и через элемент И 23 на пятый выход блока управления 5, Импульс с второго выхода блока управления 5 осуществит передачу.прямого кода содержимого регистра 1 делимого на сумматор 4, Импульс с пятого выхода блока управления 5 поступит на второй управляющий вход регист ра 2 делителя и осуществит передачу 45 прямого кода содержимого регистра 2 делителя на сумматор 4. Результат операции сложения запомнится в регистре 1 делимого.При положительном числе в регист ре 1 делимого (после операций вычитания или сложения) на первом выходе мультиплексора 10 появится сигнал "1", Импульс, возникший на первом выходе кольцевого сдвигающего регистра 15, пройдет через элемент И 24 на третий выход блока управления 5.Этот же импульс поступит на счетчик 3224 8циклов 16. Импульс с третьего выхода блока управления 5 поступит на первый управляющий вход регистра 3 частного, осуществив запись единицы в младший разряд регистра 3 частного.При отрицательном числе в регистре 1 делимого (после операции вычитания или сложения) сигнал "0" с перво" го выхода мультиплексора 10 препятствует прохождению импульса на третий выход блока управления 5 и запись единицы в младший разряд регистра 3 частного не производится.После получения требуемого числа цифр частного на выходе элемента НЕ 21 возникнет сигнал "0" и импульсы на вход кольцевого сдвигающего регистра 15 не.поступают.Импульсы через элемент И 19 начнут поступать на седьмой выход блока управления 5. С седьмого выхода блока управления 5 импульсы через элемент ИЛИ 6 поступают на второй управляющий вход регистра 3 частного, Они производят сдвиг содержимого регистра 3 частного влево (если перед кача. лом операции деления производится сдвиг делителя влево). Эти же импуль. сы поступают и на обратный вход реверсивного счетчика 7. После того, как содержимое счетчика 7 станет рав. ным нулю, на выходе дешифратора нуля 8 возникнет сигнал "1", который поступит на вход управления синхронизацией блока управления 5. После это.го на выходе элемента И-НЕ 20 возникнет сигнал "О", который запретит прохождение импульсов с генератора импульсов 11 на элементы блока управления 5. Если перед началом операцииделения сдвиг делителя влево не производится, то после получения требуемого числа цифр частного на выходеэлемента И-НЕ 20 и на выходе элемента И-НЕ 20, и на выходе элементаНЕ 21 возникнут сигналы "0", которыезапретят прохождение импульсов наэлементы блока управления 5, Этим заканчивается операция деления двух двоичных чисел.Эффективность изобретения заключается в повышении быстродействия устройства за счет меньшего количества сдвигов делителя влево до получения сигнала с выхода блока сравнения кодов. По сравнению с прототипом, в котором всегда производится сдвиг делите 1103224 10ля влево до появления единицы в старшем разряде делителя (в случае, когда в старшем разряде делителя нуль),в данном устройстве сдвиг делителяпроизводится на меньшее количество разрядов и даже может не производиться. Аналогично сдвиг частногопроисходит на меньшее количестворазрядов или не происходит совсем,,1103224 Составитель Г.Жуколесникова Техред М.Тепер Корректор И.Муск акто Заказ 4 дписное 4 5 Филиал ППП "Патент", г.ужгород, ул.Проектная, 4 1/37 Тир ВНИИПИ Государствепс делам изобрет 113035, Москва, Жж 699ного комитета СССний и открытий5,Раушская наб.