Множительное устройство

1. 32 Бут томатичесИФМЛ, 1959,Ф 1. СССР 7СТРОЙСТВО ррегистр мндесятичных госуда стненнцй номитет сссРпо делАм изОБРетений и ОТКРцтий с. 74-75.2, Прангишвили И.В. и др. Микроэлектроника и однородные структурыдпя построения логических и вычислительных устройств. М., "Наука",196 7, с. 180.3. Дроздов Е.А. и др. Электронныевычислительные машины единой системы,М., "Машиностроение", 1981, с.110-118,4. Поснов Н.Н, Метод .десятичногоумножения с последовательной, заготовкой кратных множимого.-"ВесцАН БССР. Сер, Физико-техн. наук",1964, Р 2, с,12-15 (прототип).5. Голышев Л.К. Структурная. теория цифровых машин. М., "Энергия",1971, с, 239-241 и 285-286,б, Овчинников В.В. и др, Проектирование быстродействующих микроэлектронных цифровых устройств, М "Советское:. радио", 1975, с. 72-75.7. Справочник по интегральныммикросхемам. Под ред. Б.В.Тарабрина,М., "Энергия", 1980, с,160-168, Авторское свидетельствоР 703808, кл, б 06 Г 7/38, 19(54) (57) МНожИТЕЛЬНОЕ ;содержащее и -разряди жителя (И -раэрядност сомножителей),(и г 1)-разрядный регистрмножимого со схемой удвоения, блоксуммирования, выход которого являетсявыходом устройства, о т л и ч а ю щ е.е с я тем, что, с целью повышениябыстродействия, оно содержит матрицу из(п г 1) гг узлов тетрадного умножения, 2 г 1 узлов тетрадного суммирования, 2 п буферных регистров, 2 ггкоммутаторов и 2 иузлов преобразованиядвоичного кода в десятичный, причемпервые входы узлов тетрадного умножения матрицы соединены с выходами соответствующих тетрад регистра множимого, а вторые входы - с выходамимладших разрядов соответствующих тет-рад регистра множителя, входы узлов Ететрадного суммирования соединены с двыходами соответствующих буферныхрегистров и узлов тетрадного умноже- уеавния, а выходы соединены с входамисоответствующих буферных регистрови узлов преобразования двоичного ко- фда в десятичный, а также с первымивходами соответствующих коммутаторов,выходы узлов преобразования двоичного кода в десятичный соединены с вто- (ае)рыми входами соответствующих коммута- дторов, выходы которых соединены сравновесовыми входами блока суммиро- Мвания; управляющие входы коммутаторови блока суммирования, а также первый ю,управляющий вход регистра множимого,соединены с входом режима работы уст-,ф 3 Ьройства, управляющие входы буферныхрегистров и регистра множителя, атакже второй управляющий вход регистра множимого соединены с входомсинхронизации устройства.Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел,представленных в двоично-десятичнойсистеме счисления.Известно множительное устройство,содержащее накопитель блок Формирования произведения) и осуществляющееумножение множимого Х на множитель= д , у, , причем в предварительно очищенйый накопитель множимоехприбавляется у, раз, затем оно сдвигается влево на один разряд и вновь.прибавляется в накопительраз итак до тех пор, пока не будут обработаны нсе разряды множителя13,Недостатком устройства являетсянизкое быстродействие, особенно приумножении десятичных чисел. Такдля перемножения двух и -разрядных 20десятичных чисел в известном устройстве требуется время, примерно равноеГ,ОО" 4,5 п 1 О, где "см - время суммирования двух и -разрядных десятичных чисел, 25Здесь предполагалось, что цифры0; 1, 2, 9 появляются во всехразрядах множителяс равной вероятностью,Известно однотактное множительноеустройство, содержащее И -разрядныерегистры множимого и множителя, матрицу из п одноразрядных умножителейи множество одноразрядных сумматоровдля суммирования разрядных произне-.,цений 2 .5 В известном устройстве реализуетсяалгоритм десятично-двоичного умножения двоично-десятичных чисел Я и1время перемножения двух-разрядныхдесятичных чисел примерно раннот =4,Ь мЖ.,1 Имгде 1 - время суммирования двух2 -разрядных десятичныхчисел;вь - время, затрачиваемое навыделение единиц.иэ двоично-десятичного кода множителя,время выполнения удвоенияумножения на два) множимого в регистре множимого,1,8.И - составляющая, определяющаясреднее число единиц н двоичнодесятичном коде множителя.Известное устройство при несущест-:венных изменениях может быть исполь-,.зовано и для умножения двоичных чи 4сел. Поэтому в дальнейшем будем предполагать, что оно позволяет перемножать наряду с десятичными числами идвоичные,Основным недостатком известногоустройства является относительно низкое быстродействие.Цель изобретения - повышение быстродействия множительного устройства.Поставленная цель достигается, тем,что. в множительное устройство, содержащее й -разрядный регистр множителя (И - разрядность десятичныхсомножителей ),.п 1) -разрядный регистрмножимого со схемой удвоения, блоксуммирования, выход которого является выходом устройства, введены матрица из (И1)узлов тетрадногоумножения, 2 И узлов тетрадногосуммирования, 2 п буферных регистров, 2 М коммутаторов и 2 О узловпреобразования двоичного кода в десятичный, причем первые входы узловтетрадного умножения матрицы соедииены с выходами соответствующих тетрад регистра множимого, а вторыевходы - с выходами младших разрядовсоответствующих тетрад регистра множителя, нходы узлов тетрадного суммирования соединены с выходами соответствующих буферных регистров и узлов тетрадного умножения, а выходысоединены с входами соответствующихбуферных регистров и узлов преобразования двоичного кода в десятичный,а также с первыми входами соотнетствующих коммутаторов, выходы узловпреобразования двоичного кода вдесятичный соединены с вторыми входами соответствующих коммутаторов,выходы которых соединены с равновесовыми входами 5 лока суммирования,управляющие входы коммутаторов иблока суммирования, а также. первыйуправляющий вход регистра множимого Хотя устройство и отличается высо" ким быстродействием, однако оно имеетследующие существенные недостатки. Во-первых, на этом устройстве нельзя. 40 наряду с умножением десятичных чисел выполнять умножение и двоичных чисел, а поэтому оно не может найти широкого применения в современных ЭВМ общего назначения, использующих как десятичную, так и двоичную систему счисления 3, Во-вторых, устройство требует для своей реализации очень большого объема оборудования.Наиболее близким к изобретению50 является множительное устройство, со. держащее и -разрядный регистр множителяи -разрядность десятичных сомножителей), (П + 4) -разрядный регистр множимого со схемой удвоения, блок 55 сдвига, блок суммирования и блок управления, причем входы блока управле. ния соединены с выходами регистра множителя, а выходы подключены к управляющим входам регистров множимого 60 и множителя, а также к упранляющим входам блока сдвига с соответствующими входами блока суммирования, выход которого является выходом устройства 4.65соединены с входом режима работы устройства, упранляюцие входы буфер ,ных регистров и регистра .множителя, а также второй управляющий вход регистра множимого соединены с входом синхронизации устройства.На фиг.1 приведена структурная схема предлагаемого множительногоустройства; на Фиг.2 и 3 - возможные варианты реализации узла тетрадного суммирования.10устройство содержит (фиг.11 И разрядный регистр 1 множителя ( и разрядность десятичных сомножителей), Й 1) -разрядный регистр 2 множимогосо схемой удвоения (схема удвоения 15не показана), матрицу 3 из ( И11 и узлов 4 тетрадного умножения, 2 Ч узлов 5 тетрадного суммирования, 2 ибуферных регистров 6, 2 П узлов 7преобразования двоичного кода н десятичный, 2 И коммутаторов 8, блок 9суммирования, вход 10 режима работы устройства, вход 11 синхронизации ивыход 12 устройстна. Первые входы уз- лон 4 тетрадного умножения матрицы 3 25 .соединены с выходами соответствующихтетрад регистра 2 множимого, а вторые входы соединены с выходами млад" ших разрядов соответствующих тетрадрегистра 1 множителя, входы узлов 5 тетрадного суммирования соединены свыходами соответствующих буферныхрегистров б и узлов 4 тетрадного умножения, а выходы соединены с входами соответствуюцих буферных регистров 6 и узлов 7 преобразования двоичногокода в десятичный, а также с первымивходами соответствующих коммутаторов8, выходы узлов 7 преобразования двоичного кода в десятичный 7 соединены с вторыми входами соответствующих40 коммутаторов 8, выходы которых соединены с равновесовыми входами блока, 9 суммирования, управляющие входы коммутаторов 8 и блока 9 суммирования,а также первый управляющий вход регистра 2 множимого соединены с входом 10 режима работы устройства, управляюцие входы буферных регистров 6 и регистра 1 множителя, а также второй управляюций вход регистра 2 5 О ьножимого соединены с входом 11 синхронизации устройства.Вход 10 режима работы предназначен для настройки устройства на умножение двоичных или десятичных чисел. Так,например, если на этом входе присутствует высокий потенциал," устройство выполняет умножение двоичных чисел, н противном случае оно настраивается на перемножение деся-. тичных чисел. Вход 11 устройства яв,ляется синхронизирующим, По сигналу . на этом входе осуществляются одновременно сдвиг информации на один двоичный разряд н тетрадах регистра 1 .множителя в сторону их младших 65 разрядов, удвоение содержимого регистра 2 множимого и .прием информации в буферные регистры б устройства.Регистр 1 множителя может быть построен на днухтактных синхрбнныхП-триггерах, В нем должны быть предусмотрены цепи сдвига информациина один двоичный разряд в направлении к младшим,разрядам либо во всехдвоичных разрядах, либо только вдвоичных разрядахтетрад. Регистр 2множимого в (И 1) -разрядный, Дополнительный (и+1) -ый разряд (тетрада)введен с целью устранения искаженияинформации в регистре 2 множимого после выполнения в нем многократного удвоения (содержимое регистра 2 множимого н процессе умножения три разаудваивается, т.е. н результате оноумножается на восемь) . Этот регистр,так же как и регистр 1 множителя, может быть реализован на двухтактныхсинхронных Э -триггерах. Схема удвоения н регистре 2 может быть разработана как в известном устройствеВ узлах 4 тетрадного умноженияматрицы 3 формируются произведениясодержимого соответствующей тетрадырегистра 2 множимого на значениемладшего разряда соответствующей.тетрады регистра 1 множителя, Каждый:,узел 4 может быть реализован на четырех двухвходовых элементах И,1Все узлы 5 тетрадногосуммированияявляются узлами комбинационного типа.В каждом такте работы устройства вэтих узлах осуществляется суммирование тетрадных произведений, сформиро"ванных н данном такте на выходах соответствующих узлов 4 тетрадного умножения, и прибавление к получившемуся при этом результату содержимогосоотнетстнуюцего буферного регистраб, сформированного на предыдущем такте работы устройства, Так как н узлах5 тетрадного суммирования, расположенных в разных весовых позициях,суммируется разное число тетрацныхпроизведений, схемные структурй ихбудут несколько отличаться (это справедливо в отношении буферных регистров б, узлов 7 преобразования двоичного кода в десятичный и коммутато.ров 8) . Поэтому детально рассмотримсхемные структуры узлов, расположенных только во второй весовой позиции(первая весовая позиция имеет наименьший вес), Рассмотрение схемкойструктуры узла 5 тетрадного суммирования будет вестись совместно с анализом схемной структуры буферногорегистра б. Первоначально оценим минимальную разрядность буферного регистра б. Она должна определяться приусловии; что устройстно обрабатываетдвоичные операнды, так как при умножении десятичных чисел разрядностьбуферного регистра может быть и меньшей. В верхнем узле 7 тетрадного умножения, расположенном на второй весовой позиции, в течение первых трехтактов работы устройства формируютсяследующие максимально возможные значения тетрадных произведений 1111,1111 и 1111 (сугма этих произведенийравна 101101), в то время, как в нижнем узле 4 образуются произведения1111, 1110 и 1100 (их сумма равна 10101001), Здесь не учитывались тетрадные произведения, которые формируются в последнем (четвертом) тактеработы устройства, так как в этомтакте в буферный регистр б не производится запись информации. Итак, навыходе узла 5 тетрадного суммирования.в третьем такте работы устройства неможет быть сформирован результат,превышающий значение 101101+101001==1010110, а следовательно, разрядность буферного регистра б может .быть выбрана равной семи. Аналогичноможно показать, что при умножениидесятичных чисел достаточно исполь, ровать шестиразрядный буферный регистр б. С учетом этого на Фиг,2 приведена функциональная схема узла 5тетрадного суммирования совместносо схемой буферного регистра б,который включает семь двухтактныхсинхронных 3 -триггеров 15, Узелтетрадного суммирования 5 содержитчетыре одноразрядных двоичных сумматора 13 и шестиразрядный двоичныйкомбинационный сумматор 14 с ускоренным образованием разрядных переносов. По шинам 1 б и 17 на входыузла 5 тетрадного суммирования поступают произведения, сформированныена выходах соответственно верхнего 40и нижнего узлов 4 тетрадного умножеиия, В каждом такте работы устройства в узле 5 тетрадного суммирования производится сложение трех слагаемых: первого тетрадного произведения, поступающего по шинам 1 б; .второго тетрадного произведения,подаваемого по шинам 17; содержимогобуферного регистра б. Получившийсяпри этом в узле 5 результат записывается в буферный регистр б с разрешения сигнала на входе 11 синхро,низации устройства (в последнемчетвертом такте работы устройствазапись информации в буферныйрегистрб не производится).Вариант реализации узла 5 (Фиг.3)позволяет обеспечить более высокоебыстродействие устройства для умнбжения чисел. Согласно этому варианту узел 5 тетрздного суммирования 6 Осодержит каскад 18 одноразрядныхдвоичных сумматоров 13, на выходекоторого сумма тетрадных произведений Формируется в двухрядном коде(разрядные суммы записываются в верх- я ний ряд триггеров 15 регистра б, а разрядные переносы - в нижний ряд триггеров 15), Более высокое быстро-, действие узла 5 тетрадного суммирования обеспечивается тем, что в первых трех тактах работы устройства в нем не осуществляется приведение двухрядного кода в однорядный (на что, как правило, требуется существенное время), и только в последнем такте работы устройства двухрядный код приводится к однорядному на комбинационном сумматоре 19 с ускоренным образованием разрядных переноаов. Подобным образом могут быть разработы другие схемные структуры узлов 5 тетрадного суммирования.Результаты, оформленные на. выходахузлов 7 преобразования двоичного кода в десятичный, используются в устройстве только в режиме десятичного умножения, Эти узлы предназначены для Преобразования двоичного кода, сформированного на выходе соответствующего узла 5 тетрадного суммирования в последнем такте работы устройства, в двоично-десятичный код (например, в код 8421) . Они могут быть постРоены с использованием быстродействующих НЗУ по таблицам истинности известными методами б 1для определенности детально рассмотрим синтез узла 7, расположенно- . го на второй весовой позиции устройства. Сначала необходимо определить, какое максимальное значение двоичного кода должен преобразовывать этот узел. При этом будем руководствоваться следующим. В верхнем узле 4 тетрадного умножения, расположенном на второй весовой позиции, в течение четырех тактов работы устройства при умножении десятичных чисел могут Формироваться следующие максимально возможные значения тетрадных произведенийз 0000, 1001, 1001 и 1001 в то время, как в нижнем узле 4 могут сформироваться только такие црксимально возможные произведения:0000 1001, 1000 и 0110 (приведенные максимальные значения тетрадных произведений возможны в устройстве только тогда, когда две младшие цифры множимого равны девяти - код 100 ф а две младшие циф" ры множителя равны семи -(код 011 Ц, Ввиду этого на выходе узла 5 тетрадного суммирования, расположенного на второй весовой позиции, после выполнения четырех тактов не может быть образовано значение двоичного кода, превышающее величину 110010, так как 1001+1001+1001+1001+1000+0110= = (1100101 2 = (50 а . А поэтому узел 7 преобразования двоичного кода в десятичный может быть построен на ПЗУ емкостью в пятьдесят одно семиразрядное двоичное слово. Так, например, если на адресный вход ПЗУ подаватьдвоичный код 001111, на его выходе должен формироваться двоична-десятичный код 011.0101, численно равный десятичному коду, поступающему на адресный вход ПЗУ. Узел 7, расположенный на второй весовой позиции, впрочем как и другие узлы 7 устрой.ства, можно реализовать и на основе широко применяемых интегральных схем серии К 155, в этой серии имеется специальный элемент ПР 7 преобразова" 10 ния двоичного кода в десятичный 7.Коммутаторы 8 в режиме двоичного умножения осуществляют подключение к входам блока 9 суммирования выходов узлов 5 тетрадного суммирования 15 а в режиме десятичного умножения- выходов узлов 7 преобразования двоичного кода в десятичный.Таким образом, в предлагаемом устройСтве узлы 5 и 7, а также бу- з 0 ферные регистры б и коммутаторы 8, расположенные на разных весовых по-. зициях, будут иметь и разные схемные структуры. При необходимости обеспечения однородности структуры устрой ства можно ограничиться детальным анализом и синтезом только узлов 5 и 7, буферного регистра б и коммутатора 8, расположенных на п -ой весовой позиции, причем эта совокупность может быть конструктивно выполнена в виде единого модуля, используемого на всех весовых позициях устройства и реализованного, напрймер, как большая интегральная схема на фиг.1 этот модуль отмечен штриховыми линиями).Блок 9 предназначен для окончательного суммирования результатов, .сформированных на выходах узлов 5 .тетрадного суммирования (в режиме 40 двоичного умножения) или узлов 7 пре.образования двоичного кода в десятичный (в режиме десятичного умножения), после выполнения четырех тактов работы устройства. Предполага ется, что этот блок комбинационного типа. На его выходе, являющемся и выходом 12 устройства, Формируется 2 П -разрядное произведение при умножении десятичных чисел и 50 ЗИ-разрядное произведение при умножении двоичных чисел. Схемная структура блока 9 суммирования зависит от разрядности перемножаемых чисел.Так, при умножении двухразрядных десятичных и восьмиразрядных двоичных чисел в качестве блока 9 суммирования можно использовать быстродействую.щий двухвходовый комбинационный сумматор для: сложения двоичных и десятичных чисел 81 . При перемножении чисел большей разрядности может оказаться необходимым использование трехвходового сумматора или же сумматора с еще большим числом входов.В большинстве случаев в устройстве в 65 качестве блока 9 суммирования используется двухвходовый либо трехвходовый быстродействующий параллельный комбинационный сумматор, позволяющий суммировать как двоичные,таки десятичные числа трехвходовыйсумматор может быть построен на основе двух двухвходовых сумматоров,соединенных последовательно)Множительное устройство работает следующим образом.Для определенности рассмотрим ре-.жим десятичного умножения. В исходном состоянии в регистре 1 множителяхранится й -разрядный множитель, врегистре 2 множимого - Й -разрядноемножиглое, буферные регистры 6 обнулены (здесь не рассматриваются знаки сомножителей, а также предполагается, что сомножители представлены в прямом коде) . На входе 10 режима работы. устройства присутствуетнизкий потенциал, .означакнйий, чтоустройство настроеью на умножениедесятичных чисел, При этом в регистре 2 множимого включены цепи удвоения его содержимого, выходы узлов7 преобразования двоичного кода вдесятичный подключены через коммутаторы 8 к соответствующим входам блока 9 суммирования, который, в своюочередь, настроен на суммированиедесятичных чисел.В первом такте работы устройствав узлах 4 матрицы 3 формируютсятетрадные произведения, которые вдальнейшем суммируются с учетом заниглаегых ими весовых позиций в соответствующих узлах 5 тетрадного суммирования. ПервЫй такт работы устройства заканчивается с приходом на вход11 устройства первого синхроимпульса, по которому производятся одновременно запись результатов с выходовузлов 5 в соответствующие буферныерегистры, сдвиг информации на одиндвоичный разряд в направлении младших разрядов в тетрадах регистра 1множителя и удвоение содержимого регистра 2 множимого,Во втором и третьем тактах устройство работает аналогично.Основное отличие в работе устройства в четвертом (последнем тактесостоит в том, что на вход 11 устройства не поступает синхроимпульс, арезультаты, сформированные на выходахузлов 5 тетрадного суммирования, после предваРительного их преобразованияв узлах,7 через коммутаторы 8 поступают на соответствующие входы блока 9суммирования, на выходе которого иформируется окончательное 2 гг-разрядное произведение,Итак, независимо от разрядностиперемножаемых чисел, окончательный,результат формируется за четыре такта, а время умножения двух и -разрядных десятичных чисел составляет величину, примерно равную7 э.С+1 1. 1 й, +В 1 19,где 1 Р - задержка информации в узлес порядковым номеромР (предполагает-.ся, что"6 и 61 , что вполнереально.При умножении двоичных чисел основные отличия в работе устройствасостоят в том, что в регистре 2 множимого удвоение его содержимого фактически сводится к простому сдвигув нем информации на один двоичныйразряд влево, блок 9 суммирования настраивается на суммирование двоичныхчисел и в последнем четвертом) такте работы устройства результаты, сформированные на выходах узлов 5 тетрадного суммирования, минуя узлы 7 преобразования двоичного кода в десятичный, передаются через коммутаторы 8на соответствующие входы блока 9 суммирования. Время умножения четырехИ-разрядных двоичных чисел составляетвеличинуТ"с 5 (1+1,1 1 11В известном устройстве время умножения двух .И -разрядных десятичныхчисел примерно равно""-1,5.И смфьь,+3 Ю .в то время, как в предлагаемом уст-,ройстве оно составляет величину11,41 Ф 18119.10лПусть и =8, 1 =14 с,"8,=88,э б4 с54 зб 1 8 и 19 =2 см =28 с где сзадержка на одном логическом элементе,Тогда Т =282 с, в то время;:.ак=79 с, т.е. предлагаемое устройст-: во имеет примерно в 3,5 раза более высокое быстродействие, чем известное,Умножение двоичных чисел в известном устройстве производится эа вре(4 1см ф фВьд 10 а в предлагаемом устройстве это время примерно равно2 (45 2) 4 5 8 9Тогда с учетом принятых допущений15 получаем, чтог 1 141 Р 0 л з 1 И 72а следовательно, умножение двоичныхчисел в предлагаемом устройстве вы 2 О полняется примерно в 5,2 раза быстрее, чем в известном,Итак, технико-экономическое преимущество предлагаемого множительногоустройства в сравнении с известнымсостоит в значительно более высокомбыстродействииТак, например, перемножение восьмиразрядных десятичныхчисел выполняется в нем примерно в3,5 раза быстрее, чем в известном30 устройстве. При умножении же двоичныхчисел обеспечивается еще больший выигрыш в быстродействии. Так, умножение 32-разрядных двоичных чисел про-изводится примерно в 5,2 раза быстрее. Вместе с тем, столь существенное увеличение быстродействия устройства достигается при умеренных затратах используемого в нем оборудований,так как умножение десятичных чиселвыполняется в основном на том же обо- .40 рудовании, что и двоичных чисел,(Рж 7 актор 3/47 Тираж 706 ПодВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб ное каз 88