Устройство для моделирования топологии сетей

СОЮЭ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЯО 1024930 20(5 ПИСАНИЕ ИЗОБРЕ Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ УДАРСТЭЕННЫЙ КОМИТЕТ СССР(71) Институт проблем моделирбвания в энергетике АН Украинской ССР (53) 681.3(088.8)(56) 1. Авторское свидетельство СССР й 422002, кл. 6 06 С 7/48, 1972.2, Авторское свидетельство СССР й 686033, кл.0 06 Г 15/20, 1977 (прототип).(54)(57) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ТОПОЛОГИИ СЕТЕЙ, содержащее блок памяти адресов первой выходящей ветви узлов сети, блок памяти адресов первой входящей ветви узлов сети, регистр адреса выходящей ветви, регистр адреса входящей ветви, выходы регист.- ров соединены с адресными входами соответственно блока памяти адресов выходящих ветвей узлов сети и блока -памяти адресов входящих ветвей узлов сети, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены блоки памя. ти адресов начальных и конечных узлов ветвей сети, регистры адреса конечного узла ветви и конечного узла сети, первый и второй триггеры, первый и второй дешифраторы, дешифратор сравнения кодов, первая и вторая линии задержки, семь элементов ИЛИ, шесть элементов И и элемент НЕ, причемадресный вход блока памяти адресов ,начальных узлов ветвей сети является входом задания адреса начальной ветви устройства, управляющий вход блока памяти адресов начальных уэлов ветвей сети является пусковым входом устройства и соединен с входом первой линии задержки и первым входом первого элемента ИЛИ, адресный вход блока памяти адресов конечных .узлов .ветвей сети является входом задания адреса конечного узла ветви устройства, управляющий вход блока памяти адресов конечных узлов ветвей сети является входом прерыва,ния работы устройства и соединен с входом второй линии задержки и единичным входом первогд триггера, первый вход первого элемен та И соединен с входом элемента НЕ, и является входом приема сигналов .окончания работы морелей ветвей е устройства, информационный вход регистра адреса конечного узла вет" ви соединен с выходом блока памяти С адресов конечных узлов ветвей сети и адресным входом 5 лока памяти Я адресов первой входящей ветви узлов Фааасети, управляющий вход регистра ад-реса конечного узла ветви соединен . ф с выходом второй линии задержки и управляющим входом блока памяти адре- ( сов первой входящей ветви узлов сети, информационный. вход регистра адреса, юр конечного узла сети является вхо-. дом задания адреса конечного узла сети устройства, выход регистра адреса конечного узла сети соединен с первым входом дешифратора сравне" ния кодов, второй вход которого сое ,ив динен с выходом регистра адреса ко-. нечного узла ветви и первым входом второго элемента ИЛИ, второй вход второго элемента ИЛИ соединен с выходом блока памяти адресов начальных узлов ветвей сети, а выход - с ад1024930 ресным входом блока памяти адресовпервой выходящей ветви узлов сети,управляющий вход которого соединенс выходом третьего элемента ИЛИ,первый вход которого соединен с выхо;дом первой линии задержки, выходыблоков памяти адресов выходящих ветвей и первой выходящей ветви узловсети соединены с входами четвертогоэлемента ИЛИ, выход которого соединен с информационным входом регистраадреса выходящей ветви, выход которого является выходом адреса входящейветви устройства и соединен с входомпервого дешифратора, выход которогоподключен к нулевому входу второготриггера и первому входу пятого элемента ИЛИ, второй вход которого соединен с выходом элемента НЕ и первымвходом шестого элемента ИЛИ, выходпятого элемента ИЛИ является выходомсигналов включения моделей ветвейустройства, выход регистра адресавходящей ветви является выходом адреса входящей ветви устройства и соединен с входом второго дешифратора,выход которого соединен с вторымвходом третьего элемента ИЛИ, вторыми входами первого и шестого элементов ИЛИ и первым входом второгоэлемента И, второй вход которого подключен к выходу дешифратора сравнения Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислительных устройств .для моделирования сетевых задач, вчастности задач организационного управления. Известно устройство для моделирования сетевых графиков, содержащее блок управления, блок формирования топологии, генератор импульсов и блок моделей ветвей по числу работ сетевого графика, каждая из которых выполнена в виде задатчиков адресов, формирователя временных интервалов, триггеров и элементов И, ИЛИ, НЕ 11,Недостатком устройства является значительное время, затрачиваемое на моделирование адресов, которое эакодов, а выход является выходом сигнала окончания работы устройства,выход первого элемента И соединенс единичным входом второго триггера,выход которого соединен с первымивходами третьего и четвертого элементов И, выход первого триггера соединен с первыми входами пятого и шестого элементов И, вторые входы треть.его и пятого элементов И соединеныс первым входом тактовых импульсовустройства, вторые входы четвертогои шестого элементов И соединены свторым входом тактовых импульсов устройства, выходы третьего и четвертого элементов И соединены соответственно с управляющими входамиблока памяти адресов выходящих ветвей узлов сети и регистра адреса выходящей ветви,вь)ход пятого элемента Исоединен с вторым входом первого эле.мента И, выход которого соединен суправляющим входом блока памяти адресов входящих ветвей узлов сети,выход которого подключен к первомувходу седьмого элемента ИЛИ, второйвход которого соединен с выходом блока памяти адресов входящей ветви узлов сети, а выход - с информационным входомрегистра адреса входящей ветви, управляющий вход которого соединен свыходом шестогоэлемента И. висит от максимального числа узлов исследуемых сетей,Наиболее близким к предлагаемому по технической сущности являетсяустройство, содержащее блок адресов памяти первой выходящей ветви узлов. сети, блок памяти адресов первой входящей ветвиуэлов,регистр адреса выходящей ветви,регистрадреса входящейветви,выходы регистров подключены кадресным входам соответственно блока памяти адресов выходящих ветвей узлов сети и блока памяти адресов входящих ветвей узлов сети 2 .Недостатком известного устройства является невозможность параллельного моделирования сети.Целью изобретения является повышение быстродействия устройства.восставленная цель достигается тем,что в .устройство для моделирования топологии сетей введены блоки памятиадресов начальных и конечных узловветвей сети, регистры адреса конецного узла ветви и конечного узласети, первый и второй триггеры,первый и второй дешифраторы, дешифратор сравнения кодов, первая и вторая линии задержки, семь элементов1 ОИЛИ, шесть элементов И и элемент НЕ,причем адресный вход блока памятиадресов начальных узлов ветвей сетиявляется входом задания адреса начальной ветви устоойства, управляющий вход блока памяти адресов начальных узлов ветвей сети являетсяпусковым входом устройства и соединен с входом первой линии задержки и первым входом первого элементаИЛИ, адресный вход блока паямтиадресов конечных узлов ветвей сетиявляется входом задания адреса конечного узла ветви устройства, управляючГщии вход блока памяти адресов конечных узлов ветвей сети является входом, прерывания работы устройства и соединен с входом второй линии задержки иединичным входом первого триггера,первый вход первого элемента И соединенс входом элемента НЕ и является входом приема сигналов окончания работымоделей ветвей устройства, информаци.онный вход регистра адреса конечногоузла ветви соединен с выходом блока з 5памяти адресов конечных узлов ветвейсети и адресным входом блока памятиадресов первой входящей ветви узловсети, управляющий вход регистра адреса конечного узла ветви соединен с 40выходом второй линии задержки и управляющим входом блока памяти адресовпервой входящей ветви узлов сети, информационный вход регистра адресаконечного узла сети является входомзадания адреса конечного узла сетиустройства, выход регистра адресаконечного узла сети соединен с первым входом дешифратора сравнения кодов, второй вход которого соединен 5 Ос выходом регистра адреса конечногоузла ветви и первым входом второгоэлемента ИЛИ, второй вход второгоэлемента ИЛИ соединен с выходомблока памяти адресов начальныхузлов ветвей сети, а выход - с ад- .ресным входом блока памяти адресовпервой выходящей ветви узлов сети,управляющий вход которого соединен с выходом третьего элемента ИЛИ, первый вход которого соединен с выходом первой линии задержки, выходы блоков памяти адресов выходящих ветвей и первой выходящей ветви узлов сети соединены с входами четвертого элемента ИЛИ выход которого соединен с информационным входом регистра адреса выходящей ветви, выход которого является вЪходом адреса входящей ветви устройства и соединен с входом первого дешифратора, выход которого подключен к нулевому входу второго триггера и первому входу пятого элемента ИЛИ, второй вход которого соединен с выходом элемента НГ и первым входом шестого элемента ИЛИ, выход пятого элемента ИЛИ является выходом сигналов включения моделей ветвей устройства, выход регистра адреса входящей ветви является выходом адреса входящей ветви устройства и соединен с входом второго дешифратора,выход которого соединен с вторым входом третьего элемента ИЛИвторымигвходами первого и шестого элементовИЛИ и первым входом второго элементаИ, второй вход которого подключен квыходу дешифратора сравнения кодов,а выход является выходом сигналаокончания работы устройства, выход первого элемента И соединен с единичным входом второго триггера, выходкоторого соединен с первыми входамитретьего и четвертого элементов И,выход первого триггера соединен спервыми входами пятого и шестого элементов И, вторые входы третьего и пятого элементов И соединены с первым входом тактовых импульсов устройства, вторые входы четвертого и шестого элементов И соединены с вторым входом тактовых импульсов устройства,выходы третьего и четвертого элементов И соединены соответственно с управляющими входами блока памя-ти адресов выходящих ветвей узлов сети и регистра выходящей ветви, выход пятого элемента И соединен с вторым входом первого элемента И, выход которого соединен с управляющим входом блока памяти адресов входящих ветвей узлов сети, выход которого подключен к первому входу седьмого элемента ИЛИ, второй вход которого соединен с выходом блока памяти адресов первой входящей ветви узлов сети, а выход - с инфор5 1 мационным входом регистра адреса входящей ветви, управляющий вход которого соединен с выходом шестого элемента И.Дополнительные элементы и соединения, введенные в устройство, позволяют осуществить формирование каналов передачи информации между элементами моделируемой сети, время организации которых не зависит от общего числа узлов сети, .э определяется только количеством входных, и выходных ветвей для рассматриваемого узла.На фиг.1 изображена структурная схема устройства; на фиг,2 - схема дешифратора сравнения кодов.Устройство содержит блок 1 памяти адресов начальных узлов ветвей сети, блок 2 .памяти адресов конечных узлов ветвей сети, блок 3 памяти адресов выходящих ветвей узлов сети, блок 4 памяти адресов входящих.ветвей узлов сети, блок 5 памяти адресов первой выходящей ветви узлов сети 5, блок 6 памяти адресов первой входящей ветви узлов сети, регистр 7 адреса выходящей ветви, регистр 8 адреса входящей ветви, регистр 9 адреса конечного узла ветви, регистр 10 конечного узла сети триггеры 1 и 12, дешифратор 13 и 14, дешифратор 5 сравнения кодов, линии 6 и 17 задержки,элементы ИЛИ 18- .24,элементы И 25-30 иэлемент НЕ 31.Входами устройства являются полюса 32 и 33,. соединенные соответственно с адресным входом блоков 1 и 2 памяти начального узла и конечного узла. На входные полюса 34 и 35 подаются соответственно серии импульсов ГИ 1 и ГИ 2, сдвинутых относительно друг друга. Полюс 36 предназначен для получения сигнала "Пуск", по которому начинается моделирование заданной топологии сети, Выходами устройства являются полюса 37 и 38, соединенные соответственно с выходами регистров 7 и 8 выходящей и входящей ветвей. . Полюс 39 предназначен для выдачи сигнала конца моделирования заданной топологии сети.Блоки 1-6 памяти предназначены для хранения информации о топологии моделируемых сетей. В блоке памяти по адресу номера ветви хранится номер начального узла данной ветви, в блоке 2 памяти по адресу номера ветви - номер конечного узла 024930 6данной ветви, в блоке 5 памяти поадресу номера узла - номер ветви,выходящей из рассматриваемого узла,причем если выходящих ветвей несколь.ко, то берется произвольно любаяветвь и считается первой, а остальные по порядку образуют цепочку выходных ветвей для данного узла. Вторичная нумерация выходящих ветвей10 может осуществляться в порядке возрастания номеров ветвей, В блоке 6памяти по адресу номера узла хранится номер первой ветви, входящей врассматриваемый узел нумерация1 у входящих ветвей производится такжепроизвольно), в блоке 3 памяти поадресу первой выходящей ветви - номер второй ветви, выходящей из тогоже узла, а по адресу второй выходящейветви - номер третьей ветви, выходящей из указанного узла и т.д. Есликакая-либо ветвь сети в процесседополнительной нумерации оказаласьпоследней в цепочке, то по ее ад 2 з ресу в блоке 3 памяти хранится информация Х, В блоке 4 памяти по адресу первой входящей ветви хранитсяномер второй ветви в цепочке входящихветвей для данного узла. Если ветвьв цепочке входящих ветвей являетсяпоследней, то по ее адресу хранится ийформация Х. Таким образом, блок3 памяти хранит адреса цепочек ветвей.выходящих из узлов, а блок 4 памяти адре 35са цепочек ветвей,входящих в узлы.Количество ячеек в блоках 1-4 паМяти определяется числом ветвей, ав блоках 5 и 6 памяти - числом узловмоделируемых сетей,4 о Регистры 7 и 8 адреса выходящейи входящей ветввй в устройстве представляют собой регистры с параллель:ным приемом информации. Регистр 7предназначен для промежуточного хра 4 з нения адреса (номера) ветви при рассмотрении ветвей, выходящих иэ узла,а регистр 8 используется для хранения адресов (номеров), входящих вузел. Регистры 9 и 10 выполнены5 В аналогичным образом и предназнаценысоответственно для промежуточногохранения адреса и рассматриваемогоузла сети и для постоянного хранения адреса конечного узла сети.Дешифратор 15 сравнения кодов предназначен для поразрядного соавнениякодов, хранящихся в регистрах 9 и10, и содержит элементы ИЛИ 40 и 41элемент И 42 и полосы 43-48.24930 8чального узла сети. Код первой выходящей ветви с выхода блока 5 памяти поступает церез элемент ИЛИ 20 на информационный вход регистра 7 выходящей ветви и записыватеся в него по первому импульсу ГИ 1, поступившему на управляющий вход регистра с выхода элемента И 29,7 10Дешифраторы 13 и 14 состояния Х предназначены для сравнения поя поступающих на них кодов с кодовой комбинацией состояния Х, заданного постоянно в схеме.Устройство работает следующим образом.В блоки 1-6 памяти заносится ин формация о топологии моделируемой сети, Регистры 7-9 предварительно обнуляются, а в регистр 10 конечного узла сети заносится код номера (адрес) узла сети, который выбран при данном моделировании последним. Триггеры 11 и 12 находятся первоначально в нулевом состоянии.После начального установа. на полюс 32 устройства подается код номе. ра ветви, выходящей из узла принято. го при данном решении за начальный. Таким образом, при решении любой сетевой задачи информация о топологии сети хранится в блоках памяти, конечный узел сети задается кодом в регистре 10, а начальный узел определяется по адресу номера ветви в блоке 1 ламяти.В некоторый момент времени сигнал"Пуск", поступающий на полюс 36, проходит через элемент ИЛИ 24 и устанавливает триггер 12 в единичное состояние. Единичное состояние триггерае .12 разрешает прохождение серии импульсов ГИ 1 ( полюс 34) и ГИ 2 (полюс 35)соответственно через элементы И 29 и30. Кроме того сигнал "Пуск" поступает на вход линии 16 задержки и на вход считывания блока 1 памяти начальных узлов. При поступлении сигнала разрешения выбора в блоке 1 памяти происходит считывание ячейки памяти по адресу номера ветви,поступающего с полюса 32, Так как ветвь выб рана, как выходящая из начального узла сети, то на выходе блока 1 памяти появляется код начального узла сети3 который поступает через элемент ИЛИ 19 на адресный вход блока 5 памяти первой выходящей ветви. Через время задержки, достаточное для считывания информации из блока 1 памяти, сигнал "Пуск" появляется на выходе линии 16 задержки и поступает через элемент ИЛИ 18 на вход счи тывания блока 5 памяти. Сигнал выборки по адресу начального узла позволяет считать из блока 5 памяти код номера ветви, являющейся первой в цепочке ветвей и выходящей из наЗаписанный код первой выходящейветви с выхода регистра 7 поступаетна адресный вход блока 3 памяти, атакже на выходной полюс 37 устройства, Устройство в процессе моделирования сложной сети осуществляетлогическое соединение моделей ветвей,настроенных на реализацию различныхфункций. При появлении кода номеравыходящей ветви на полюсе 37, кото 20 рый подключается ко всем моделям ветвей, происходит подготовка к включению только одного элемента, соответствующего первой ветви, выходяцвй изначального узла. Затем импульс ГИ 2,25 сдвинутый относительно импульса ГИ 1,поступает на вход считывания блока3 памяти и по адресу первой выходящей из начального узла ветви осуществляет выборку второго номера ветви,выходящей из того же узла. Код номера считанной ветви через элементИЛИ 20 поступает на информационныйвход регистра 7 выходящей ветви и сприходом второго импульса ГИ 1 запи 35сывается в указанный регистр. Кодномера ветви снова поступает на полюс37 и подготавливает к работе следую-щую элементарную модель. Так осущест.- вляется выборка номеров ветвей, выхо.40дящих из начального узла до тех пор4 Упока не сосчйтана последняя ветвь вцепочке,По адресу ее номера в блоке 3 памяти считан код Х, который записыва 45ется в регистр 7 В этом случае в полюса 37 не включена ни одна модельветви, но так как выход регистра 7подключен к дешифратору 13 состояния Х, то в комбинационной схемепутем сравнения кодов определяется50информация о конце цепочки, записанная в регистре 7. Дешифратор 13 вырабатывает на выходе сигнал, которыйпоступает на нулевой вход триггера12, сбрасывает его в нулевое состоя 55 ние, кроме этого сигнал с выходадешифратора поступает на полюс 46, Сполюса 46 устройства выработанныйсигнал поступает на входы всех эле9 10ментарных моделей, но включает только те, которые подготовлены к включе.нию, а именно модели ветЮ.й, соединенные по топологии с начальным узломсети, При получении сигнала. включения модели начинают. выполнение заданных функций, что определяет моделирование соответствующей задержки. Такаа обработка информации осуществляется. до тех пор, пока какая-нибудьмодель не закончит выполнение своихфункций. В данной ситуации на полюс47 устройства с выхода элементарноймодели подается сигнал прерывания,а на полюсе 33 появится код номераветви, соответствующей модели, вызвавшей остановку моделирования сети.Код номера ветви с полюса 33 поступает на адресный вход блока 2памяти, а сигнал прерывания с полюса47 поступает на вход триггера 11устанавливает его в единичное состояние. Единичное состояние триггера11 разрешает прохождение импульсовГИ 1 и ГИ 2 через элементы И 27 и 28.Кроме этого сигнал прерывания поступает на вход линии 17 задержки и навход считывания блока 2 памяти. Сприходом сигнала выборки в блоке2 по адресу номера ветви, вызвавшейпрерывание, происходит считывание,из ячейки, в которой записан номерконечного узла рассматриваемой ветви,Код считанного номера узла с выходаблока 2 памяти поступает на адресныевходы блока 6 памяти и на информационные входы регистра 9 адреса конечного узла. Через время задержки,догтаточное для считывания информациииз блока 2 памяти, сигнал прерыванияпоявляется на выходе линии 17 задержки,Далее он поступает на управляющий код регистра 9 адреса конечногоузла и на вход считывания блока 6памяти,По задержанномУ сигналу прерывания в регистре 9 происходит запись номера конечного узла, а в блоке 6 памяти по адресу конечного узла - считывание номера ветви первой в цепочке входящих ветвей в рассматриваемый узел. Код номера первой входящей ветви с выхода блока 6 памяти поступает через элемент ИЛИ 22 на информационный вход регистра 8 входящей ветви и записывается в него по первому импульсу ГИ 1, поступающему на управляющий вход, регистра с 24930 10выхода элемента И 27. С выхода регистра 8 код номера первой входящейветви поступает на все элементарныемодели, моделирующие ветви сети, Поадресу номера ветви осуществляетсяопрос модели, соответствующей первойветви в цепочке входящих ветвей врассматриваемый узел, Если модельк этому моменту времени еще не закон-.10 чила выполнение заданной функции, тона ее выходе, соединенном с полюсом48 устройства, отсутствует сигнал,в результате чего через элемент НЕ 31выдает разрешение на сброс триггера 15 11 ( через элемент ИЛИ 23) в нулевоесостояние, Кроме этого сигнал с выхода инвертора НЕ 31 поступает черезэлемент ИЛИ 2 1 и полюс 46 на входывсех элементарных моделей и снимает 20,прерывание выполнения различныхфункций в работающих моделях. Выработка сигнала снятия, прерыванияв данном случае вызвана тем,цто модель, соединенная с рассматрир ваемым конечным узлом, не закончила моделирование своей временнойзадержки, а следовательно, функцияконъюнкции этого узла еще не реализована. Если опрошенная модель ужесформировала свою функцию, то наполюсе 48 появится сигнал, которыйвыдает разрешение на прохождениеимпульса ГИ 2 через элемент И 25 навход считывания блока 4 памяти входящей ветви. На адресные входы блока4 памяти в это время поступает кодномера первой входящей ветви в цепочке с выхода регистра 8. По адресу первой входящей ветви из бло ка 4 памяти считан код номера второй ветви в цепочке входящих ветвей, который поступает через элементИЛИ 22 на информационные входы регистра 8 и записывается в него с 45 приходом второго импульса ГИ 1 с выхода элемента И 27; Далее осуществляется через полюс 38 опрос окончания работы следующей модели, входящей в рассматриваемый узел, и 50переход к следующей ветви в цепочке входящих ветвей. Процесс формирования цепочкиветвей продолжается до тех пор, пока не опрошены все ветви, входящие 5 в рассматриваемый узел, что соответствует выполнению функции коньюнкции относительно входных ветвей для рассматриваемого узла, В этом102493 11случае по адресу последнего номераветви в цепочке иэ блока 4 памяти . считана информация Х, определяющая конец цепочки, Код Х записывается в регистр 8 входящей ветви и5 далее поступает на вход дешифратора 14 состояния Х, который путем сравнения кодов вырабатывает сигнал конца цепочки. Полученный сигнал проходит через элементы ИЛИ 23 и 24 и 1 О устанавливает триггеры 11 и 12 соответственно в нулевое и единичное состояние. Сигнал с выхода дешифратора14 поступает также на вход элемента И 26, второй вход которого связан с 15 выходом дешифратора 15 сравнения кодов;Дешифратор 15 сравнивает коды, хранящиеся в регистре 10 конечного узла сети и в регистре 9 конечного узла, Регистр 10 хранит код конечного узла сети, а регистр 9 - код рассматриваемого узла сети, сформировавшего функцию конъюнкции в данный момент времени. Если значения этих кодов совпадают, дешифратор 15 срав нения кодов выдает разрешение на прокождение сигнала конца цепочки с выхода дешифратора 14 состояния Х через элемент И 26 на выходнойполюс 39, что соответствует концу з 0 моделирования заданной топологии сети.Если не сформирован конечный узел сети, то сигнал с выхода дешифратора14 поступает через элемент ИЛИ 18 на вход считывания блока 5 памяти первой выходящей ветвиНа адресный вход блока 5 памяти в.этот момент времени поступает код номера сформированного узла сети, По сигналу вы борки из блока 5 памяти считан код . номера ветви, являющейся первой в цепочке ветвей, выходящих из рассматриваемого узла сети, Код считанной ветви через элемент ИЛИ 20 поступает на информационный вход регистра 7 выходящей ветви, а так как триггер 12 выдает разрешение на элементы И 29 и 30, то по пришедшему импульсу ГИ 1 значение этого кода записано в регистр 7 С его выхода значение номера ветви поступает че 0 12реэ полюс 37 к элементарным моделям, где осуществляется подготовка к включению элемента, соответствующего рас" сматриваемой ветви. Затем осуществляется подготовка к работе остальных . ветвей в цепочке, которые последовательно считываются по импульсу ГИ 2 из блока 3 памяти. Когда сформирована вся цепочка выходящих ветвей, по адресу последней ветви в регистр 7 занесено код Х, что является признаком для выработки дешифратором 13 состояния Х сигнала снятия прерывания на полюс 46.Включенныеэлементарные модели продолжат выполнение своих функций до тех пор, пока какая-нибудь иэ них не реализует свое значение. Этап обработки информации в процессорах сменяется этапом моделирования задан. ной топологии сети, Так процесс моде. лирования сети продолжается до тех пор, пока не реализована функция конъюнкции последнего узла сети. В этом случае произойдет совпадение кодовзаписанных в регистрах 9 и 10,и дешифратор 15 сравнения кодов выдаст разрешение на элемент И 26 для прохож. дения сигнала конца моделирования с дешифратора 14 на полюс 39. При этом последовательность включения элементарных моделей, соответствующих моде-, лируемым ветвям, строго определялась . заданной топологией сети.Использование новых элементов- блоков памяти адресов начального и конечного узлов ветвей сети, ре" гистров адреса конечного узла ветви и конечного узла сети, дешифраторов, триггеров, элементов НЕ, И, ИЛИ, позволяет организовать параллельное моделирование сетей. Таким образом, устройство позволяет осуществлять коммутацию решаюих элементов при параллельном моделировании различных сетей, в частности при исследовании систем связи, энергетических систем, биологических систем, сетевых проектов и других систем, имеющих сетевую структу- РУ1024930 43 а Составитель С.Назаров Техред Т,фанта К ектор А .Дз актор Н.Рогули 397/46 Тир ВНИИПИ Государствпо делам изо 113035, Москва, Ж ака илиал ППП "Патент", г. Ужгород, ул. Проек 43 ф"8 ж 706нного комбретений35, Раушс Подписноеета СССРоткрытийя наб., д. 4/5