Устройство для распределения заданий процессорам

(23)Приоритет оо делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ1Устройство относится к вычислительной технике и может быть использованопри автоматизации выбора очередной программы из информационно связанногонабора программ для решения в управляющей многопроцессорной вычислительнойсистеме.Известно устройство для выбора задачв целевой системе обработки данных,содержащее дешифратор индекса задач,регистр данных, элементы И, ИЛИ, элементы запрета, триггерный узел памяти,блок имитации дуг и вершин графа, регистры результата и элементы задержки 11,Однако данное устройство обладает низкой надежностью, так как при выборе очередной программы для реализации в вычислительной системе учитывает только информационную связность графа набора решаемых задач и не учитывает весов дуг, в качестве которых могут быть взяты времена реализации программ. Наиболее близким к предлагаемомупо технической сущности является устрой ство для распределения заданий процесс рам, содержащее матрицу триггеров, генератор тактовых импульсов, первый и второй элементы И, схему начального пуска, второй триггер, шифратор, по чиолу столбцов матрицы третьи элементы И, третьи триггеры, первые счетчики, чет-1 Овертые элементы И, четвертые триггерывторые счетчики, группы пятых элементов И, пятые триггеры 21.Недостатком известного устройстваявляется низкая надежность.Цель изобретения - повышение быстФродействия устройства. Поставленная пель достигается тем,что в устройство для распределения за-.дания процессорам, содержащее блок пао мяти, шифратор, три группы элементовИ, первую группу элементов ИЛИ-НЕ, три группы триггеров, две группы счетчиков, генератор импульсов, два эль 3 10011 мента И и два триггера, причем группа входов считывания блока памяти соединена с выходами переполнения одноименных счетчиков первой группы и входами одноименных триггеров первой группы выходы которых соединены с первыми входами одноименных элементов И первой группы и с входами первого элемента И, выход которого соединен с входом первого триггера, выход которого 10 соединен с входом сброса второго триггера и с управляющим входом шифратора, информационные выходы которого соединены с единичными входами одноименных триггеров второй группы, выход пер- % вого из которых является первым информационным выходом группы информационных выходов устройства и соединен с входом первого триггера третьей группы, выход которого и выходы всех остальных 20 триггеров третьей группы соединены с первыми входами одноименных элементов И второй группы, вторые входы и выходы которых соединены соответственно с выходами переполнения счетчиков второй у группы и с информационными входами шифратора, единичный выход второго триггера соединен с соответствующим входом первого элемента И, вход запуска устройства соединен с единичным входом второго триггера, нулевой выход которого соединен с первым входом второго элемента И, второй вход и выход которого соединены соответственно с выходом генератора импульсов, с вторыми входами элементов И первой группы и с первыми входами элементов И третьей группы, вторые входы которых соединены с выходами одноименных элементов ИЛИ-НЕ первой группы, входы которых соединены с соответствующими группами выходов40 блока памяти, выходы элементов И первой группы соединены со счетными входами одноименных счетчиков второй группы, тактовый вход устройства соединен с тактовыми входами триггеров второй группы, введены группа элементов ИЛИ и вторая группа элементов ИЛИ-НЕ, причем единичные выходы первого и второго триггеров второй группы соединены с входами соответствукяцего элемента ИЛИ группы, выход каждого 1 -го элемента ИЛИ группы соединен с первым входом (1 +1)-го элемента ИЛИ-НЕ второй группы и с первым входом (1 +1)-го элемента ИЛИ группы, вторые входы 1-х фф элементов ИЛИ группы, начиная с второго, соединены с единичными выходами (1+1)-х триггеров второй группы, ну левые выходы триггеров второй группысоединены с вторыми входами соответствующих элементов ИЛИ-НЕ второй группы, выходы элементов ИЛИ-НЕ второйгруппы соединены с входами одноименныхтриггеров третьей группы и являются ссответствующими выходами группы информационных выходов устройства,На чертеже представлена структурнаясхема устройства.Устройство содержит группу информационных выходов 1 устройства, блок 2памяти, группу элементов ИЛИ-НЕ 3,группу элементов И 4, группу счетчиков5, группу триггеров 6, .группу элементовИ 7, группу счетчиков 8, группу триггеров 9, группу элементов И 10, группутриггеров 11, группу элементов ИЛИ 12,группу элементов ИЛИНЕ 13, шифратор14, тактовый вход 15 устройства, генератор 16 импульсов, элемент И 17, трщгер 18, элемент И 19, триггер 20,вход21 запуска устройства.Устройство работает следующим образом,Первоначально в блок 2 заноситсяинформация о топологии моделируемогографа, триггеры 6, 9, 11 и 20, счетчики 8 находятся в нулевом состоянии. Всчетчики 5 соответствующих вершин графа заносятся числа импульсов, дополняющие веса" вершин до полной емкостисчетчиков, После занесения исходной ин-,формации на входах элементов ИЛИ-НЕ3 будут высокие потенциалы. Это объясняется тем, что в однонаправленном графе без циклов и петель конечные вершины не. содержат выходящих ветвей.Первоначально в устройстве происходитопределение величин максимальных путейиз данной вершины до конечной вершиныграфа, описывающего набор информационно связанных задач. При этом с появлением пускового сигнала на входе 21триггера 18 импульсы с выхода генератора 16 через элемент И 17 поступаютна входы элементов И 4 и 7, а далеена все счетчики 8, так как в исходномсостоянии все триггеры 6 находятся внулевом состоянии, а первые входы элементов И 7 подключены к нулевым выходам триггеров 6. Кроме того, счетные импульсы поступают через элементы И 4на счетчики 5. Поэтому на выходе.соответствующих элементов ИЛИ-НЕ 3 будетвысокий потенциал, за счет чего на первом входе одноименного элемента И 4будет высокий потенциал.16611 5Отсчитав число импульсов, пропорци нальное "весу моделируемой вершины, счетчик 5 переполняется, устанавливает в единичное состояние соответствующий триггер 6, Переброс триггера 6 в единичное состояние обеспечивает прекращение подачи счетных импульсов через элемент И 7 на вход Регистрирующего счетчика 8. Вычислительный процесс дродолжается до тех пор, пока на выходах всех трщ геров 6 не будут присутствовать низкие потенциалы. На выходе элемента И 19 будет низкий потенциал, в результате чего прекращается подача счетных импульсов с выхода генератора 16 через 15 элемент И 17 на входы элементов И 4 н 7.С выхода триггера 20 высокий потенциал подается на управляемый вход шифратора 14, который обеспечивает появль нее высокого потенциала на одном илинескольких своих выходах, который соответствует макс мальному коду, хранящемуся на одноименном счетчике 8, На вход шифратора 14 коды со счетчиков 8 25 подаются через элементы И 10, на первые входы которых подается высокий потенциал с нулевых выходов триггеров 9. В результате на триггерах 11 устанавливается код, содержащий набор нулей и 50 .одной или нескольких единиц. Наличие элементов ИЛИ 12 и элементов ИЛИ-НЕ 13 . обеспечивает появление высокого потенциала только на одном из выходов устройства, что необходимо при появлении единичного сигнала одновременно на нескольких триггерах 11. Высокий потенциал на выходе соответствует позиционному номеру очередной задачи информационно связанного пакета, которая должна затем решаться процессором вычислитель ной системы. Одновременно в единичное состояние перебрасывается соответствую щий триггер 9. 45После выбора одной из программ набора для реализации в вычислительной системе на вход 15 устройства подается высокий потенциал, по которому все триггеры 11 перебрасываются в нулевое состояние, Далее подача кода со счетчиков 8 на вход шифратора 14"прекращаеься и на триггерах 11 записывается другой код, по которому на выходах определяются позиционные номера очередных решаемых задач.Применение предлагаемого изобретения позволяет повысить быстродействие и надежность работы устройства. 61 6 формула изобретения Устройство для распределения заданий процессорам, содержащее блок памяти, шифратор, три группы элементов И, первую группу элементов ИЛИ-НЕ, три гру-.пы триггеров, две группы счетчиков, генератор импульсов, два элемента И и два триггера, причем группа входов считывания блока памяти соединена с выходами переполнения одноименных счетчиков первой группы и с входами однова енных триггеров первой группы, выходы которых соединены с первыми входами одноимен 4 ных элементов И первой группы и с входами первого элемента И, выход которого соединен с входом первого триггера, выход которого соединен и с входом сброса второго триггера и с управляющим входом шифратора, информационные выходы которого соединены с единичными входами одноименных триггеров второй группы, выход первого из которых является первым информационным выходом группы информационных выходов устройства и соединен с входом первого триггера третьей группы, выход которого и выходы всех остальных триггеров третьей группы соединены с первыми входами одноименных элементов И второй группы, вторые входы и выходы которых соединены соответственно с выходами переполнения счетчиков второй группы и с информационными входами шифратора, единичный выход второго триггера соединен с соответствующим входом первого элемента И, вход запуска устройства соединен с единичным входом второго триггера, нулевой выход которого соединен с первым входом второго элемента И, второй вход и выход которого соединены соответственно с выходом генератора импульсов, с вторыми входами элементов И первой группы и с первыми входами элементов И третьей группы, вторые входы которых соединены с выходами одноименных элементов ИЛИ-НЕ первой группы, входы которых соединены с соответствующими группами выходов блока памяти, выходы элементов И первой группы. соединены со счетными входами одноименных счетчиков второй группы, тактовый вход устройства соединен с тактовыми входами триггеров второй группы, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия оно содержит группу элементов ИЛИ и ,вторую группу элементов ИЛИ-НЕ, причем единичные выходы первого и второго7 1001101 8триггеров второй группы соединены с группы, выходы элементов ИЛИ-НЕ втовходами соответствующего элемента ИЛИ рой группы соединены с входами одногруппы, выход каждого 1 -го ( 1 =1,., именных триггеров третьей группы ий, где п - число запросов) элемента являются соответствующими выходамиИЛИ группы соединен с первым входомгруппы информационных выходов устрой( 1 + 1 )-го элемента ИЛИ-НЕ второйства,группы и с первым входом (+1)-гоэлемента ИЛИ группы, вторые входы 1 -х Источники информации,элементов ИЛИ группы, начиная с второ- принятые во внимание при экспертизего, соединены с единичными выходами 16 1. Авторское свидетельство СССР(1 +1)-х триггеров второй группы, ну- % 664175, кл. (06 Р 15/20, 1976.левые выходы триггеров второй группы 2. Авторское свидетельство СССРсоединены с вторыми входами соответ-, по заявке % 3222438/18-24,ствующих элементов ИЛИ-НЕ второй кл. С, 06 Р 15/20, 1980 (прототип).фини ан акаэ 1 ЗР 7/56 Тираж. 704 атент, г. Чжгороп, ул. Проектная, 4 писное