Множительно-делительное устройство

Союз Советск ивСоциапистичесиикРеспубпии ОП ИСАНИЕ ИЗОБРЕТЕНИЯ Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ11 902026(22) Заявлено 05.06.80 (21) 2933990/18-21с присоелинением заявки М(23) Приоритет(51)М. Кл.С 06 С 7/16 6 06 д 3/00 ЪвудврстввкныИ квинтет СССР рв девам взвбретвннй и открыткаДата опубликования описания 30.01:82) ИНОЖИТЕЛЬНО"ДЕЛИТЕЛЬНОЕ УСТРОЙСТВ перационныи усил лок пребразовани ый запоминающийУстройство обл иональными возмо акже имеет пониж ения множительно ий. компаратор,и аналого21,ирокими Фуни, однако тел даетноста очность выпол.льных операели Изобретение относится к автоматике и вычислительной технике и может найти применение для выполнения множительно"делительных операций над ве- личинами, представленными в циФровом и аналоговом виде с получением результата в циФровой или циФроанало" говой Форме с плавающей запятой,Известно множительно-делительное устройство, содержащее генератор тактовых импульсов, коммутаторы, генератор синхроимпульсов, элементы памяти, компаратор, циФроаналоговый преобразователь, распределитель импульсов, группу элементов И и регистр 1 .Устройство обладает высоким быстродействием, однако имеет пониженную точность выполнения множительноделительных операций.Известно также множительно-дели- тельное устройство, содержащее блок управления, коммутаторы, кодоуправляемый делитель напряжения, ключи,Наиболее близким к предлагаемомуявляется множительно-делительное 0устройство, содержащее реверсивный счетчик, циФровой выход которого яв" ляется первым циФровым выходом устройства, первый коммутатор, подклюценный сигнальными входами к первому аналоговому входу устройства, шине опорного напряжения и к выходам первого и второго элементов памяти,.а выходом - к аналоговому входу цифроаналогового преобразователя, соединенного выходом с первым входом компаратора и с сигнальными входами первого и второго элементов памяти, выходы которых являются аналоговыми55 3 90202 выходами устройства,. причем второи вход компаратора подключен к выходу второго коммутатора, соединенного сигнальными входами со вторым аналоговым входом устройства и с выходами первого и второго элементов памяти, а выход компаратора соединен с управляющим входом первого переключателя, подключенного сигнальным входом к выходу первого элемента И, соединенного гервым входом с выходом генератора тактовых импульсов, причем второй вход первого элемен" та И и управляющие входы коммутаторов и элементов памяти подключены к соответствующим выходам генератора синхроимпульсов, а реверсивный счетчик соединен суммирующим и вычитающим входами с выходами первого переключателя, установочными входами -, с цифровым входм устройства, а выходом - с цифровым входом цифроаналогового преобразователя 3 .Недостатком известного устройства является пониженная точность выполнения множительно-делительных операций. Так, при выполнении ряда операций деления на аналого-цифровом преобразователе результат на выходе счетчика постоянно уменьшается, что при 1 Е определенном количестве операций приводит к перемещению младших разрядов за пределы разрядной сетки и их потере, При умножении на цифроаналоговом преобразователе его выходное напряжение всегда меньше опорного напряжения и при выполнении длинного ряда операций выходной сигнал уменьшается, а при некотором колицестве сомножителей становится соизмеримым с дрейфом нуля аналоговых элементов, что снижает точность вычисления.Цель изобретения " повышение точности выполнения множительно-дели- тельных операций. Поставленная цель достигается тем, что в множительно-делительное устройство, содержащее реверсивный счетчик, цифровой выход которого является первым цифровым выходом устройства, пер" 5 в вый коммутатор, подключенный сигнальными входами к первому аналоговомувходу устройства, шине опорного напряжения и к выходам первого и второго элементов памяти, а выходом - к аналоговому входу цифроаналогового пре,образователя, соединенного выходом,с первым входом компаратора и с сиг 6 4нальными входами первого и второгоэлементов памяти, выходы которых являются аналоговыми выходами устройства, причем второй вход компаратораподключен к выходу второго коммутатора, соединенного сигнальными входами со вторым аналоговым входом устройства и с выходами первого и второгоэлементов памяти, а выход компаратора соединен с управляющим входом первого переключателя, подключенногосигнальным входом к выходу первогоэлемента И, соединенного первым входом с выходом генератора тактовых импульсов, причем второй вход первого элемента И и управляющие входы коммутаторови элементов памяти подключены к соответствующим выходам генератора синхроимпульсов, введены второй элемент И,второй переключатель и блок алгебраического суммирования и сдвига, соединенный установочными входами разрядов с цифровым входом устройства, суммирующим и вычитающим входами - с выходами первого переключателя, входомуправления сдвигом - с выходом второго элемента И, выходами разрядов - свторым циФровым выходом устройстваи с цифровым входом цифроаналоговогопреобразователя, а инверсным выходомстаршего разряда " с первым входомвторого элемента И, подключенноговторым входом к выходу генераторатактовых импульсов, а выходом - к сигнальному входу второго переключателя,выходы которого соединены с суммирующим и выцитающим входами реверсивногосчетчика, причем вход управленияустановкой кода блока алгебраического суммирования и сдвига, третий входвторого элемента И и управляющий входвторого переключателя подключены ксоответствующим выходам генераторасинхроимпульсов. Кроме того, блок алгебраического суммирования и сдвига содержит реверсивный счетцик, группу из (и)- го элементов 2 ИИЛИ (где и - количество разрядов реверсивного сцетцика без учета знакового разряда), элемент И, формирователь и элемент ИЛИ, подключенный выходом через формирователь к входу управления установкой коДа реверсивного счетчика, суммирующий и вычитающий входы которого являются суммирующим и вычитающим входами блока алгебраического суммирования и сдвига, а выход каждого 1- го(1 с 14 п) разряда соединен с первым входом " го элемента 2 ИИЛИ,подключенного вторым входом к первому входу элемента ИЛИ и к входу управления сдвигом блока алгебраического 5суммирования.и сдвига, третьим входом - к первому входу элемента И,второму входу элемента ИЛИ и к входууправления установкой кода блока алгебраического суммирования и сдвига, 10четвертым входом - к установочномувходу (1+1)-го разряда блока алгебраического суммирования и сдвига,а выходом-к входу (1+1)-го разрядареверсивного счетчика, вход первого 15.разряда которого соединен с выходомэлемента И, подключенного вторымвходом к установочному входу первогоразряда блока алгебраического суммирования и сдвига, а выходы разрядов 20и инверсный выход старшего разрядареверсивного .счетчика являются соответственно выходами разрядов и инверсным выходом старшего разряда блока алгебраического суммирования и Ю 5сдвига,На фиг. 1 изображена блок-схемамножительно-делительного устройства,на фиг. 2 - функциональная схема блока алгебраического суммирования и 30сдвига.Иножительно-делительное устройствосодержит блок 1 алгебраического суммирования и сдвига, первый переключа 35тель 2, первый элемент И 3, генератор 4 тактовых импульсов, генератор 5синхроимпульсов, иомпаратор 6, цифроаналоговый преобразователь 7, первыйкоммутатор 8, первый и второй элементы 9 и 10 памяти, второй коммутатор 11, реверсивный счетчик 12, второй переключатель 13 и второй элемент И 14. Коммутатор 8 подключенсигнальными входами к первому аналоговому входу 15 устройства, шине 1645опорного напряжения и к выходам элементов 9 и 10 памяти, а выходом - каналоговому входу цифроаналоговогопреобразователя 7. Выход преобразователя 7 соединен с первым входомкомпаратора и с сигнальными входами элементов 9 и 10 памяти, выходыкоторых являются аналоговыми выходами устройства, Второй вход компаратора 6 подключен к выходу коммутатора 11, соединенного сигнальными входами со вторым аналоговым входом 17устройства и с выходами элементов Я гб 6и 10 памяти. Выход компаратора 6 соединен с управляющим входом переключателя 2, сигнальный вход которого подключен к выходу элемента И 3, соединенного первым входом с выходом генератора 4 тактовых импульсов. Блок 1 алгебраического суммирования и сдвига соединен установочными входами разрядов с цифровым входом 18 устройства, суммирующим и вычитающим входами - с выходами переключателя 2, входом управления сдвигомс выходом элемента И 14, выходами разрядов " с цифровым входом преобразователя 7, а инверсным выходом старшего разряда - с первым входом элемента И 14, подключенного вторым входом к выходу генератора 4, а выходом - к сигнальному входу переключателя 13. Выходы переключателя 13 соединены с суммирующим и вычитающим входами реверсивного счетчика 12, Второй вход элемента И 3, третий вход элемента И 14, вход управления установкой кода блока 1 и управляющие входц переключателя 13, коммутаторов 8 и 11 и элементов 9 и 10 памяти подключены к соответствующим выхо дам генератора 5 синхроимпульсов.Блок 1 алгебраического суммирования и сдвига может быть выполнен, например, содержащим (фиг. 2) реверсивный счетчик 19, группу из (и)-го элементов 2 И - 2 ИЛИ 20 (где и - количество разрядов счетчика 191, элемент И 21, формирователь 22 и элемент ИЛИ 23, подключенный выходом через формирователь 22 к входу управления установкой кода счетчика 19. Суммирующий и вычитающий входи счетчика 19 являются суммирующим и вычитающим входами блока 1, а выход каждого 1-го (1 Мп) разряда соединен с первым входом 1-го элемента 2 И ИЛИ 20, подключенного вторым входом к первому входу элемента ИЛИ 23 и к входу управления сдвигом блока 1, третьим входом - к первому входу элемента И 21, второму входу элемента ИЛИ 23 и к входу управления установкой кода блока 1, четвертым входом - к установочному входу (1+1)-го разряда блока 1, а выходом - к входу (1+1)-го разряда счетчика 19 вход первого разряда которого соединен с выходом элемента И 21, подключенного вторым входом к установочному входу, первого (младшего) разряда блока 1.7 9020О множительно-делительном устройстве операции выполняются с представспением результата в Форме с плавающей запятой. При этом на выходахсчетчика 12 и блока 1, являющихсяьсоответственно первым и вторым цифровыми выходами устройства, формируются в цифровом виде соответственнопорядок и мантисса результата вычисления, а на аналоговых выходах - мантисса в аналоговом виде,Иножительно-делительное устройствоработает следующим образом,В зависимости от выполняемой операции генератор 5 синхроимпульсов 15подключает к аналоговому входу преобразователя 7 через коммутатор 8 всоответствующем порядке опорное напряжениеи, входные сомножители делимого М 4 (делителя У 1) или аналоговый сиги л мантиссы, являющийсярезультатом промежуточного преобразования и хранящийся в одном из элементов 9 или 10 памяти.Через коммутатор 11 подключаются 25входные сомножители делимого Х 2 (де.лителя У) или аналоговый сигнал мантиссы, хранящийся в одном из элементов 9 или 1 О памяти.Рассмотрим работу устройства для З 0случая, когда необходимо получитьпроизведение величинХ- ХХ Х Х,При заданной последовательностивходных сомножителей формула приоб- з 5ретает вид, 24= ХгХ ХуХ Х ХХ Хх ЭиХ "(14 " 3 а ги-г 4 и-где Х., Х 01, У- сомножители попервому, второму (аналоговым) и треть ему (цифровому) входам ,15, 17 и 18устройства соответственно. На второй вход 17 устройства поступает первый сомножитель Х , ком мутатором 11 подключается ко второму входу компвратора 6. На аналоговый вход преобразователя 7 через коммутатор 8 подается опорное напряжение Б и производится цикл .преобразований аналогового сигнала Хв цифровой код й счетчика 19 блока 1. бсли код М 4 не нормалиэован, то производится процесс нормализации. С генератора 5 синхроимпульсов поступает разрешающий сигнал на элемент И 14 импульсы с генератора 4 проходят через элемент И 14 на вход управления сдвигом блока 1 и через переключатель 13 на счетчик 12. Нормализация выполняется сдвигом влево до тех пор пока в старшем разряде не появится единица, а на инверсном выходе старшего разряда - нуль, который запретит дальнейшее прохождение импульсов с генератора 4. При этом из порядка вычитается столько единиц, на сколько разрядов сдвинуто число в счетчике 19 блока 1, т.е. формируется отрицательный порядок.Затем на первый вход 15 устройства подается второй сомножитель Х4 г который подключается к аналоговому входу преобразователя 7, и производится умножение по формулеУ = ИгХ 4, (2) где И - нормализованная мантисса ,числа Хг.Результат преобразования запоминается элементом 9 памяти. Следующий сомножитель . Х в цифровом коде .заносится через установочные входы в блок 1 и затем нормализуется. При этом отрицательный порядок увеличивается по модулю на столько единиц, на сколько разрядов сдвинуто число Ху в, счетчике 19 блока 1 при нормализации,На аналоговый вход преобразователя 7 подается результат преобразования по Формуле (2) с элемента 9 памяти и производится преобразование по Формуле- а Из (3) где И - йормализованная мантисса цифрового кода ХРезультат преобразования по форму" ле (3) заносится в элемент 10 памяти. Затем через второй вход 17 подается четвертый сомножитель Хг на вход компаратора 6. К аналоговому входу преобразователя 7 подключается Е , и аналоговый сигнал Х ,. преобразуется в выходной двоичный код блока 1 с последующей нормализацией и изменением кода счетчика 12. После этого на аналоговый вход преобразователя 7 подается результат преобразования по формуле (3), хранящийся в элементе 10 памятиРезультат преобразования по Формуле4 = з И (4)где И - нормализованная мантисса соЪножйтеля Хзапоминается, элементом 9 памяти. Затем на первый вход 15 устройства подается следующий сомножитель Х и т.д. до получения результата по Формуле (1), причем(5 " 1 иимализуетсярядка числоется. 9 9 О 20 результат представлен в виде 7 М 2 , где И - мантисса, которая представлена как в аналоговой форме и хранится в одном из элементов 9 и 10,. так и в цифровом коде на выходе счет- Ю чика 19 блока 1, р - порядок, хранит" ся в счетчике 12.Рассмотрим работу устройства для случая, когда необходимо произвести вычисления по формуле 1 фМл 12 ХХи При умножении чисел с плавающей запятой произведению мантисс приписывается порядок, равный сумме по" рядков сомножителей, при делении ман тиссе приписывается порядок, равный разности порядков делимого и делителя. Во избежание переполнения разряд ной сетки, отводимой под представление, порядка, рекомендуется операции умножения и деления чередовать. При заданной последовательности сомножителей формула приобретает вид4) 2 б 10 преобразования цифровой код с выходасчетчика 19 блока 1 нормализуется,в счетчике 19 Формируется нормализованная мантисса результата И, а изсчетчика 12 вычитается число сдвиговмантиссы. Нормализованная мантисса Ипреобразуется преобразователем 7 в.аналоговую величину и запоминаетсяэлементом памяти 9,Следующий сомножитель делителя У 9заносится в цифровом коде. в счетчик 19блока 1 и нормализуется. В этом случае к порядку прибавляется число сдвигов мантиссы, так как нормализуемаявеличина находится в знаменателе формулы. Нормализованная мантисса преобразуется в аналоговую величину изапоминается элементом 10 памяти. Затем аналоговая величина мантиссы Ис выхода элемента 9 памяти подаетсяна вход компаратора 6, а мантисса Иделителя У из элемента 10 памяти3через коммутатор 8 подается на аналоговый вход преобразователя 7. Результат деления мантиссЭЯатем норпри этом из значения посдвигов мантиссы вычитаэвгде Х, Х 2 , Х- сомножители делимого по первому, второму и третье"иу входам 15, 17 и 18 соответственно,У , У. - сомножители делителя попервому и третьему входам 15 и 18устройства соответственно. Чередова 35мие форм представления (аналоговая,циФровая) операндовдля рассматриваемого примера выбраны произвольно.Сомножитель делимого по второмувходу Х 2 через коммутатор 11 пода"ется на вход компаратора 6. Сомножи"тель делителя по первому входу Учерез коммутатор 8 подается на аналоговый вход преобразователя 7,43Результат преобразования на выходесчетчика 19 блока 1 затем нормализуется, при этом в счетчике 12 Формируется отрицательный порядок, в счетчике 19 - нормализованная мантиссаИ .Затем подается второй сомножительделимого Х 1 через коммутатор 8 нааналоговый вход преобразователя 7.Результат преобразования й = И Хфс выхода преобразователя 7 запоминается элементом 9 памяти и преобразуется в цифровой код, для чего на аналоговый вход преобразователя 7 подается опорное напряжение Ео. После.В.Иантисса этого результата преобразуется в аналоговую величину И, и запоминается элементом 9 памятй. Затем подается сигнал третьего сомножителя делимого Ху на установочныефвходы блока 1 и нормализуется, при этом из значения порядка вычитается .число сдвигов. На аналоговый вход преобразователя 7 подается аналоговая величина мантиссы И из элемента 9 памяти и производится умножение йИ Н, где И - нормализованная мантисса сомножителя Х . Аналоговый результат 2 на выходе преоб. разователя 7 запоминается элементом 10 памяти и преобразуется в циф" ровой код, для чего на аналоговый вход преобразователя 7 подается Ещ,. После преобразования происходит нормализация результата, из счетчика 12 вычитается число, равное количеству сдвигов мантиссы, Затем подается сигнал третьего сомножителя делителя У и т.д. до получения конечного результата.по Формуле (5) в Форме с плавающей запятой. Нормализованная мантисса результата снимается в цифровом коде с выхода счетчика 19 блока 1 в аналоговом виде - с одного из элеформула изобретения 11 90202 ментов 9 или 10 порядок - с выхода счетчика 12.В рассмотренных примерах результаты вычислений, хранящиеся в элементах 9 или 10 в аналоговой форме, могут быть ненормализованы. С целью их нормализации необходймо провести аналого-цифровое преобразование нормализацию и запись нормализованной величины в соответствующий эле- о мент памяти.Таким образом, за счет представления промежуточных и итоговых результатов вычисления в форме с плавающей запятой точность выполнения 5 множительно-делительных операций в предлагаемом устройстве выше, чем точность выполнения множительно-делительных операций в известном устройстве, особенно при выполнении 20 ,длинного ряда операций. 251. Иножительно-делительное устройство, содержащее реверсивный счетчик, цифровой выход которого является пер-. вым цифровым выходом устройства, пер" .вый коммутатор, подключенный сигналь- ЗО ными входами к первому аналоговому входу устройства, шине опорного напряжения и к выходам первого и второго элементов памяти, а выходом - к аналоговому входу цифроаналогового преобразователя, соединенного выходом с первым входом компаратора и с сигнальными входами первого и второго элементов памяти, выходы которых являются аналоговыми выходами устройст-ва, причем второй вход компаратора подключен к выходу второго коммутатора, соединенного сигнальными входами со вторым аналоговым входом устройства и с выходами первого и второго элементов памяти, а выход компаратора соединен с управляющим входом первого переключателя, подключенного сигнальным входом к выходу первого элемента И, соединенного первым входом с выходом генератора тактовых импульсов, причем второй вход первого элемента И и управляющие входы коммутаторов и элементов памяти подключены к соответствующим выходом генератора55 синхроимпульсов, о т л и ч а ю щ ее с я тем, что, с целью повышения точности выполнения множительно-делительных операций, в устройство вве 6 12дены второй элемент И, второй переключатель и блок алгебраического суммирования и сдвига, соединенный установочными входами разрядов с цифровым входом устройства, суммирующим и вычитающим входами - с выходами первого переключателя, входом управления сдвигом - с выходом второго элемента И, выходами разрядов - с вторым цифровым выходом устройства и с цифровым входом цифроаналогового преобразователя, а инверсным выходом старшего разряда - с первым входом второго элемента И, подключенного вторым входом к выходу генератора тактовых импульсов, а выходом - к сигнальному входу второго переключателя, выходы которого соединены с суммирующим и вычитающим входами реверсивного счет" чика, причем вход управления установкой кода блока алгебраического суммирования и сдвига, третий вход второго элемента И и управляющий вход второго переключателя подключены к . соответствующим выходам генератора синхроимпульсов.2. Устройство по п.1,о т л и" ч а ю щ е е с я тем, что блок алгебраического суммирования и сдвига содержит реверсивный счетчик, группу из (и)-го элементов 2 И - 2 ИЛИ (где И - количество разрядов реверсивного счетчика без учета знакового разряда), элемент И, формирователь и элемент ИЛИ, подключенный выходом через формирова" тель к входу управления установкой кода реверсивного счетчика, суммирующий и вычитающий входы которого являются суммирующим и вычитающим входами блока алгебраического суммирования и сдвига, а выход каждого 1-го (161 п"1) разряда соединен с первым входом "го элемента 2 И - 2 ИЛИ, подключенного вторым входом к первому входу элемента ИЛИ и к входу управления сдвигом блока алгебраического суммирования и сдвига, третьим входом - к первому входу элемента И, второму входу элемента ИЛИ и к входу управления установкой кода блока алгебраического суммирования и сдвига, четвертым входом - к установочному входу (141) "го разряда блока алгебраического суммирования и сдвига, а выходом - к входу (1+1).- го разряда реверсивного счетчика, вход первого разряда которого соединен с выходом элемента И, подключенного вторым входом к установочному входу пер13 90вого разряда блока алгебраическогосуммирования и сдвига, а выходы разрядов и инверсный выход старшего разряда реверсивного счетчика являются соответственно выходами разрядови инверсным выходом старшего разрядаблока алгебраического суммированияи сдвига,Источники информации,принятые во внимание при экспертизе 2026 141. Авторское свидетельство СССРпо заявке И 2790783/18-24,.кл. 6 06 а 7/16, 1979,2. Авторское свидетельство СССРз по заявке Ь" 2884790/18-24,кл. С 06 6 7/16, 197 Ч,3. Авторское свидетельство СССР по заявке И 2885423/18-24,1 о кл, С 06 6 7/16, 25.02.80 (прототип)902026 ОВ КИЮВ юда" Составитель С.Казиноведактор Н.Ковалева Техред Т.Маточка Корректор М. Ко Заказ 1238 г.ужгород, ул.Проектная,ПП нП 59 Тираж 1 ВНИИПИ Государс по делам иэоб 113035, Москва, Подписноевенного комитета СССРетений и открытийК, Раушская наб.,