Преобразователь двоично-десятичной дроби в двоичную дробь

Союз СоаетскикСоциалистическихРеспублик ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 752323(23) Приоритет по делам изооретений и открытий(72) Авторы изобретения В, И, Омельченко и О, Б, Станишевский ганрогский радиотехнический инсти им. В, Д.,Калмыкова Заявитель И 54) ПРЕОЬР В5 ватель пвоичноичную дробь, содер первый вход коИзобретение относится к автоматике и вычислительной технике и может быть использовано при построении устройств для преобразования информации.Известен преобразователь двоично-десятичного кода в двоичный коп, содержащий блок управления, регистр тетрады, блок памяти, формирователь пвоичных эквивалентов, опноразрядный двоичный сумматор и регистр сдвига 11 .Чепостаток этого преобразователя состоит в низком быстродействии и ограниченности функциональных возможностей, связанной с невозможностью преобразовать числа в форме с плавающей запятой.Наиболее близким по технической сущности и схемному решению является преобразователь двоично-десятичной дроби в двоичную дробь, содержащий регистр тетрады, первый вход которого соединен с информационным входом преобразователя, блок управления, первый вход которого соединен с управляющим входом преобразователя, запоминающее устройство, первую и вторую группу элементов И, параллельный накапливающий сумматор, регистр адреса,выход которого соединен с входом запоминающего устройства, первый выход которого соединен с первыми входами элементови второй групп,выходы элеменрвой и второй группы соединены и второй группой входов параллельного накапливающегл сумматора,первыеды которого являются первыми выхопреобразователя 2епостаток известного преобразсвателя состоит в относительно низком быстродействии и невозможности осуществлять пре-образование чисел в формате с плавающей запятой.Цель изобретения - увеличение скорости преобразования и расширение функциональных воэможностей за счет осуществления преобразования чисел в формате с плавающей запятой.Для этого преобраэодесятичной проби в пвожаший регистр тетрады,2323 4 1 О 15 20 25 30 35 40 45 Регистр 6 Типпередачи 1 р О 0 О О ПК О О 3 75 торого соепинен с информационным вхоцом преобразователя, блок управления, первый вхоц которого соединен с управляющим входом преобразователя, запоминающее устройство, первую и вторую группу элементов И, параллельный накапливающий сумматор, регистр адреса, выход которо. го соецинен с входом запоминающего уст. ройства, первый выход которого соединен с первыми вхоцами элементов И первой и второй группы,выходы элементов И первой и второй группы соепинены с пер" вой и второй группой входов параллельного накапливающего сумматора, первые выходы которого являются первыми выходами преобразователя, выход блока управления соединен с первым входом регистра ацреса, дополнительно содержит регистр старших разрядов, распределитель импуль- сов, регистр порядков,третью группу элементов И, коммутатор порядков,первый и второй входы кбторого соединены соответственно с входамипорядка и знака поряпка преобразователя, а первый и второй его выходы соединены соответственно с вто,ыми вхоцами регистра адреса и блока управления, выход регистра старших разрядов соецинен с вторым вхоцом регистра тетрацы,выхоц которого подключен к первому входу распределителя импульсов, второй вхоп которого соединен с выхопом запуска блока управления,первый выход ра. спределителя импульсов соединен с третьим входом, регистра тетрады и первым вхопом регистра старших раэряпов, второй вход которого соединен со вторым выходом параллельного нак апливаюшего сумматора и четвертым вхоцом регистра тетрацьвторой и третий выхоцы распре-.целителя импульсов соединены соответственно с третьим вхоцом параллельного накапливающего сумматора, с вторым вхопом элементов И первой и второй группы и с первыми входами элементов И третьей группы, вторые входы которых соединены с первым выходом запоминающего устройства, второй выхоц которого через регистр порядка соединен со вторыми выходами преобразователя, выхопь элементов И третьей группы соединены с четвер 1 ьщ вхопом параллельного накапливающего сумматора.На чертеже представлена структурная схема предлагаемого преобразователя, содержащая информационный вход 1, вход 2 знака порядка,вход 3 поряпка, управляющий вход 4, регистр 5 старших раэряцов,регистр 6 тетрацы,коммутатор 7 поряцка, блок 8 управления, регистр 9 апреса, распрецелитель 10 импульсов, запоминающее устройство 11,регистр 12 порядка, вторые выходы 13, первая, вторая,третья группы 14, 1 5 и 16 элементовпараллельный накапливающий сумматор17, первые выхопы 18,Информационный вход 1 служит цлязаписи тетрац преобразуемой дроби. Вход2 знака порядка необходим пля подачи зчака порядка. Бхоц 3 порядка предназначенцля занесения порядка, Управляющий вхоц4 служит цля подачи синхроимпульса. Регистр 5 старших раэряпов предназначенцля хранения старших разрядов с-(О -42 -2множителя при умножениина константу умножения. Регистр 6 тетрацы необхоцим цля хранения либо очерецной тетрапы преобразуемой цвоично-десятичной дроби либо млацших разрядов множителя с 2 и ф)по 2 и. Коммутатор 7 порядков служит пля установки адреса константы умножения и подачи управляющего сигнала в блок 8 управления, обеспечивающего работу всего устройства в целом. Регистр 9 апреса хранит либо адрес пвоичного эквивалента преобразуемой тетрапы, либо адрес константы умножения. Распределитель 10 импульсов вырабатывает сигналы, необходимые пля управления группами элементов 14-16 И, параллельным накапливающим сумматором 17, регистром 5 стар ших разрядов и регистром 6 тетрацы.Умножение производится на пва разряда множителя (начиная с младшихразрядов).Все передачи, которые производятся в зависимости от состояния анализируемой пары разрядов, представлены в табл.1.Табл ица 17 75232 Учитьвая, чтоЬ,Ь, 2(Ю) и Ь; Ъ, 2(Ю ) есть соответственно функции Ги 1; умножения соответствующих пар разрядов тетрады, на двоичный эквивалент, то второе выражение можно представить в виде1 тп92-о)2Из этого следует, что процесс преобразования двоично-десятичной дроби складывается из двух этапов - преобразования мантиссы исходной дроби и умножения 15полученной двоичной мантиссы на константу умножения К с присвоением произведения соответствующего порядка,Этот алгоритм реализуется в предлагаемом преобрпзователе в следующей после дов ательн ости.С информационного входа 1 поочередно, поступают тетрады преобразуемого числа,начиная с младшей (старшей). Одновременно в блок 8 управления поступает по управляющему входу 4 сигнал, запускающийвсе устройство в целом. Блок 8 управления вырабатьвает сигналы, необходимые для функционирования всего устройства, ЗОСинхронно с поступившей тетрадой врегистре 9 адреса устанавливается адреснеобходимого двоичного эквивалента, поступающего из запоминающего устройства11. Допустим, что преобразуется тетра-да двоично-десятичного числа Т Тог-.да параллельный накапливающий сумматор17 хранит результат преобразования младших тетрад, В первом такте на регистр 6тертады поступает тетрада Т, . Парал- ФОлельный накапливающий сумматор 17 производит сдвиг на две позиции в сторонустарших разрядов хранящейся в нем информации. Из запоминающего устройства 3.811 поступает двоичный эквивалент вида2 (10)Во втором такте распределитель 10импульсов анализирует состояние первогои второго разряда регистра 6 тетрады ивырабатывает сигналы, управляющие иередачей выбранного двоичного эквивалентаиз запоминающего устройства 11, Сумматор 17 складывает результат сдвига спервым частичным произведением Р-1В третьем такте производится сдвигна две позиции в сторону младших разрядов содержимых регистра тетрады 6 ипараллельного накапливающего сумматора 17.В четвертом такте производится анализ третьего и четвертого разрядов тетрады, а из запоминающего устройства 11в соответствующем коде поступает двоичный эквивалент 2(10) на первую,вторую, третью группу элементов 14-16И. Параллельный накапливающий сумматор17 складывает второе частичное произведение Г; 1 с результатом сдвига, поЪлученным в предыдущем такте. На этомодин цикл преобразования заканчивается.,После произведенных двух умноженийна два разряда, поступает следующаятетрада и осуществляется следующий циклумножения ее на выбранный двоичный эквивалент из запоминающего устройства11. Процесс преобразования мантиссыпреобразуемой дроби производится К раз,в результате чего на параллельном накапливающем сумматоре 17 хранится преобразованная дробь.В табл. 2 представлено преобразованиедвоично-десятичной дроби 0,987654. Первый столбец указывает номер цикла, второй столбец - вид операции, третий столбец содержит два знаковых и двадцатьодин числовой разряды сумматора 17.Каждый цикл представлен шестью строками,752323 Продолжение табл. 2Разряды3 14 1 5 6 7 8 9 10 11 12 1 15 16 17 1 0 111 0 О 0 О 0 1 11000 О 1 01100000 100 11001 0 0 0 О О 111 О 1 1 О 1 В первой строке представлено содержимое сумматора 19, сдвинутое на две позиции в сторону старших разрядов. Эта операция обозначена во втором столбце как Л 2. Во второй строке представлено первое частичное произведение младших разрядов Г(-той тетрады на соответствующий двоичный эквивалент2 (10 )., Третья строка указывает результат суммирования двух предыдуших строк, В четвертой строке результат суммирования сдвинут вправо на две позиции в сторону младших разрядов Пр 2. В пятой строке предсТавлен результат умножения двух старших разрядов тетрады на соответствующий двоичный эквивалент 2 ф (10 " ) . Эта операция обозначена во втором столбце как Р . Шестая строка есть результат суммирования четвертой и пятой строк,орядко ый порядок, по са устанавлищей константы ае ния К нстан О . Кр К 0 77777 777 9 99999 6 0,7812"5; 0,6177,76377 777 976562 5 осле этого в коммутаторупают знак и десятичнрым в регистре 9 апреся адрес соответствую умножения К и производится пуск рас20 пределителя 10 импульсов,Одновременно производится передачадвоичных величин () в регистр6 тетрады и регистр 5 старших разрядов,а из запоминающего устройства 11 выбирается константа Кумножения и двоич-ный порядок, поступающий на регистр порядка 12, Затем производится умножениевеличины ( ц) на константу ум,ножения К, Умножение ничем не отлиЗО чается от умножений при преобразованиимантисс двоично-десятичной дроби. ПослеП /2 умножений результат произведенияхранится на параллельном накапливающемсумматоре 17,М Окончательный результат снимается спараллельного двоичного сумматора 17 спомощью вторых выходов 18, а двичныйпорядок считывания с регистра 12 порядка и поступает на первые выходы 13.40 Константы умножения К и двоичныепорядки% представлены в табл, 3. В первом столбце указывается десятичный порядок Р с соответствующим знаком,Таблица 3оптанта умн 35156 5 3 0464 380 1 3 Кр 10 2 5 3 2 8 0 1088 0 368 вия особережиме разделениПреобр дроби в д вающей за расширить времени,ование дв чной оичнс-десобь в формаоляет знач пре дста вл е с пла- ительно ятой поз диапазон ения чисел и я у л о-десятичной держащий рекоторого соодом преобпервый вход щим входом е Во втором столбце представлена константа .умножения в десятичном кодеКр 10 и в восьмеричном коде, Втретьемпомещен двоичный порядок т в восьмеричной системе счисления,Для выявления техникь-экономического эффекта сравним оба устройства побыстродействию, для чего рассмотримвременные диаграммы предлагаемого устройства и преобразователя,Алгоритм.преобразования в предложенном устройстве состоит из четырех тактов, повторяемых (К - 1) раз,-тогда какпреобразователь требует пяти тактов,также повторенных (К) раз, Следовательно, имеет место увеличение скоростипреобразованим в 1,25 раза,Это повышение быстродейсто важно при работе машины Форм а из обр Преобразователь двоичн дроби в двоичную дробь, со гистр тетрады, первый вход динас информационным вхвателя блок управления орого соединен с управляю23 15 7523 преобразовагеля, запоминающее устройство, первую и вторую группу элементов И, параллельный накапливающий сумматор, регистр адреса, выход которого соединен с входом запоминающего устройства, первый выход которого соединен с первыми входами элементов И первой и второй групп выходы элементов И которых соединены соответственно с первой и второй группой входов параллельного накапливающего сумматора, первые выходы которого являются первыми выходами преобразователя, выход блока управления соединен с первым входом регистра адреса, о т л и ч а ю щ и й с я тем, что, с це ь лью повышения скорости преобразования и расширения функциональных возможностей, заключающихся в преобразовании дробей в форме с плавающей запятой, он содержит регистр старших разрядов, распределитель импульсов, регистр порядков, третью группу элементов И, коммутатор порядков, первый и второй входы которого сочинены соответственно с входами порядка и знака порядка преобразователя, а д первый и второй его выходы соединены сс ответственно со вторыми входами регистра адреса и блока управления, выход регистра старших разрядов соединен со вторым входом регистра тетрады, выход которого подключен к первому входу распределителя импульсов, второй вход которого соединен с выходом запуска блока управления, первый выход распределителя импульсов соединен с третьим входом регистра тетрады и первым входом регистра старших разрядов второй вход которого соединен со вторым выходом параллельного накапливающего сумматора и четвертым входом регистра тетрады, второй и третий выходы распределителя импульсов соединены соответственно с третьим входом параллельного накапливающего сумматора, со вторыми вкодами элематов И первойГи второй групп и с первыми входами элементов И третьей группы, вторые входы которых соединены с первым выходом запоминающего устройства, второй выход которого через регистр порядка соединен со вторыми выходами преобразователя, выходы элементов И третьей группы соединены с четвертым входом параллельного накапливающего сумматора. Источи ики информации принятые во внимание при экспертизе 1. Авторское свидетельство СССР Мо 473179, кл, Ст 06 Г 5/02, 1974. 2. Авторское свидетельство СССР Ио 572781, кл, Ь 06 Р 5/02, 1975