Устройство для выполнения базовой операции быстрого преобразования хартли-фурье вещественных последовательностей

СОК З СОВЕТСКИсоциАлистичЕсРЕСПУБЛИК 19)51)5 6 06 Е 15/332 ГОСУДЯРСТВЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ИСАНИЕ ИЗОБРЕТЕНИЯ У но-исследовательскститутГ,Цмоць исте. лл;п Я БА- ОБРАТОРСКОМУ СВИДЕТЕЛ(71) Львовский научрадиотехнический ин(54) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЗОВОЙ ОПЕРАЦИИ БЫСТРОГО ПРЕ Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки сигналов.Известно устройство для выполнения базовой операции быстрого преобразования Фурье, содержащее четыре умножителя, три сумматора и три вычитателя.Недостатки устройства - низкое быстродействие и большие аппаратные затраты.Наиболее близким по технической сущности к изобретению является устройство выполнения базовой операции быстрого преобразования Хартли - Фурье вещественных последовательностей, содержащее четыре регистра, сумматор, вычитатель, комплексный умножитель и два коммутатора, причем выход первого регистра соединен с первыми входами сумматора, вычитателя и комплексного умножителя, выход второго регистра соединен с вторыми входами сумматора,. вычитателя и комплек 2ЗОВАНИЯ ХАРТЛИ - ФУРЬЕ ВЕЩЕСТВЕННЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ (57) Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки сигналов. Цель изобретения - сокращение оборудования. Поставленная цель достигается за счет того, что устройство содержит три элемента И, три триггера, девять регистров, три элемента ИЛИ, шесть коммутаторов, сумматоры-вычитатели, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и соответствующие связи между узлами устройства. 2 ил,сного умножителя, третий вход. которого соединен с выходом третьего регистра, выход четвертого регистра соединен с четверым входом комплексного умножителя, выход сумматора соединен с первым входом первого коммутатора, второй вход которого соединен с первым выходом комплексного умножителя, второй выход комплексногоумножителя соединен с вторым входом второго коммутатора, первый вход которого соединен с выходом вычитателя, входы управления коммутаторами соединены с входом управления устройства, выходы коммутаторов являются выходами устройства, а входы регистров - входами устройства,Недостаток известного устройства - . большие аппаратные затраты, так как оно содержит комплексный умножитель, сумматор и вычитатель.Цель изобретения -сокращение объема оборудования.В устройство для выполнения базовой операции быстрого преобразования Хартли - Фурье вещественных последовательностей, содержащее .четыре регистра и два коммутатора, дополнительно введены пять регистров, даа сумматора-.вычитателя, четыре коммутатора, три.триггера, три элемента ИЛИ, три элемента И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем тактовый вход устройства соединен с вторыми входами первого и второго элементов И, синхровходами пятого, седьмого, девятого регистров, второго триггера и инверсным входом сброса третьего триггера, вход начальной установки соединен с вторым входом элемента ИЛИ и входом сброса первого, второго триггеров, вход режима работы:устройства соединен с информационным входом первого триггера, синхровход которого соединен с первым входом записи устройства, пЕрвый, второй, третий и четвертый информационные входы устройства соединены с информационными входами первого, второго, третьего и четвертого регистров, второй вход записи устройства соединен с,синхровходами первого и второго регистров, третий вход записи устройства соединен с первым входом третьего элемента ИЛИ, выход которого соединен с синхровходами третьего и четвертого регистров, первый вход первого элемента И соединен с выходом (и+1)-го разряда девятого регистра, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход. которого соединен с входом сброса девятого регистра, информационный вход которого соединен с прямым выходом первого триггера, инверсный выход которого соединен с вторым входом второго элемента ИЛИ, первый вход которого соединен с выходом и-го разряда девятого регистра, с входом управления первого сумматора-вычитателя и с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго элемента ИЛИ соединен с информационным входом второго триггера и вторым выходом состояния устройства, первый выход состояния устройства соединен с выходом второго триггера, выход первого разряда девятого регистра соединен с входами задания режима третьего и четвертого регистров, входами управления первого, второго, третьего и пятого коммутаторов, синхровходами шестого, восьмого регистров и третьего триггера, выход которого соединен с входами сброса пятого и седьмого регистров, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, соединен с третьим выходом второго коммутатора, выходы первого коммутатора соединены с управляющими входами четвертого коммутатора, управляющие входы шестого коммутатора соединены с первым и вторым выходами втОрого коммутатора, третий разряд второго входа которого соединен с выходом третьего эле мента И, выход и-го разряда третьего регистра соединен с первым разрядом второго входа первого коммутатора,с первым входом третьего элемента И и вторым разрядом второго входа коммутатора, вход первого разря да которого соединен с входом второгоразряда второго входа первого коммутатора и выходом и-го разряда четвертого регистра, инверсный выход и-го разряда которого соединен с вторым входом третьего элемента И, 15 выход второго разряда девятого регистра - спервым входом элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, выход первого регистра соединен с первыми информационными входами третьего 20 и пятого коммутаторов, третьими входамичетвертого и шестого коммутаторов, выход второго регистра соединен с.вторыми входами четвертого и шестого коммутаторов, выход третьего коммутатора соединен с пер вым входом первого сумматора-вычитателя,второй вход которого соединен с выходом четвертого коммутатора, четвертый вход которого соединен с выходом шестого регистра, вход которого соединен входом пятого ЗО регистра и выходом первого сумматора-вычитателя, выход пятого регистра соединен с первым информационным выходом устройства и сдвигом на один разряд вправо с вторым входом третьего коммутатора, выход элемен 35 та ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с управляющим входом второгосумматора-аычитателя. первый вход которого соединен с выходом пятого регистра, второй вход которого соединен со сдвигом на один 40 разряд вправо с выходом седьмого регистравход которого соединен с входом восьмого регистра и выходом второго сумматора-вычитателя, второй вход. соединен с выходом шестого коммутатора, четвертый вход которого 45 соединен с выходом восьмого регистра, выход седьмого регистра соединен с вторым выходом устройства, первые разряды первых входов первого, второго коммутаторов и первые входы четвертого, шестого коммутато роа соединены с потенциалом "Лог. "О",второй разряд первого входа первого коммутатора, второй и третий разряды первого входа второго коммутатора и информационный вход третьего триггера соединены с по тенциалом "Лог. "1",Сокращение затрат оборудования впредлагаемом устройстве по сравнению с известным достигается за счет вычисления базовой операции быстрого преобразования Хартли - Фурье на базе двух суммато1718229 5 бров-вычитателей, Предлагаемое устройство единен с вторым входом третьего элеотличается наличием новых блоков; четырех мента И, прямой выход триггера 12 ссекоммутаторов, пяти регистров, двух сумма-диНен с информационным входомторов-вычитателей; двух триггеров, трех регистрэ 19, выход триггера Зб соединенэлементов ИЛИ, двух элементов И, элемен с входами сброса регистров 32 и 34,та ИСКЛЮЧАЮЩЕЕ ИЛИ и их связей с ос- второй вход элемента ИСКЛЮЧАЮЩЕЕтальными элементами схемы. ИЛИ соединен с инверсным выходом триг. На,фиг.1 представлена схемаустройст- гера 12, выход элемента И 11 соединен сва для выполнения базовой операции быст- первым входом элемента ИЛИ 18, выходрого преобразования Хартли - Фурье 10 которого соединен с входом сброса регист(БПХФ) вещественных последовательно.- ра 19, и+1-й выход которого соединен с перстей; на фиг, 2 - граф алгоритма Хэртли и вым входом элемента И 11, выход элементабазовая операция БПХФ И 37 соединен с третьим разрядом второгоУстройство содержит тактовый вход 1, входа коммутатора 2, выход элемента ИЛИвход.2 начальной установки, вход 3 задачи 15 27 соединен с входом триггера 31 и выходомрежима, вход 4 записи, информационные 39, выход коммутатора 23 соединен с первходы 5 и 6, вход 7 записи, информацион- вым входом сумматора-вычитателя 28, втоные входы 8 и 9, вход 10 записи, элемент И рой вход которого соединен с выходом11, триггер 12, регистры 13 - 16, элементы коммутатора 24, четвертый вход которогоИЛИ 17 и 18, регистр 19, элемент И 20, 20 соединен с выходом регистра 33, вход котокоммутаторы 21-26, элемент ИЛИ 27, сум- . рого соединен с входом регистра 32 и выхо.маторы-вычитатели 28 и 29, элемент ИСК- дом сумматор-вычитателя 28, выходЛЮЧАЮЩЕЕ ИЛИ 30, триггер 31, регистры . регистра 32 соединен с выходом 40 и сдви 32-.35, триггер 36, элемент И 73, выходы 38 гом на один разряд вправо с вторым входоми 39 состояния, информационные выходы 25 коммутатора 23, выход регистра 34 соеди 40,и 41, нен с выходом 41 и сдвигом вправо на одинТактовый вход 1 соединен с вторым вхо- разряд с вторым входом коммутатора 25,дом элемента И 11, синхровходом регистра выход которого соединен с.первым входом19, вторым входом элемента И 20, синхров- сумматорэ-вычитэтеля 29, второй вход ко. ходами регистров 32 и 34, триггера 31 и 30 торого соединен с выходом коммутатораинверснымвходомсбросатриггераЗб,вход 26, четвертый вход которого соединен с2 - с вторым. входом элемента ИЛИ 18 и выходом регистра 35,входкоторогосоедивходом сброса триггеров 12 и 31, вход 3 - с нен с входом регистра 34 и выходом суминформационным входом триггера 12, син- матора-вычитателя 29, управляющий входхровход которого соединен с входом 4, вхо которого соединен с выходом элементады 5 6, 8 и 9 соединены с ИСКЛЮЧАЮЩЕЕ ИЛИ 30, второй вход коинформационными входами соответствую- торого соединен с управляющим входомщих регистров 13-16, вход 7 - с синхровхо- сумматора-вычитателя 28; первым входомдами регистров 5 и 6, вход 10 - с первым элемента 27 и выходом и-го разряда регивходом элемента ИЛИ 17, второй вход кото стра 19, выходы коммутатора 21 соединерого соединен:с выходом элемента И 20, . ны с управляющими входами коммутаторапервый вход которого соединен с выходом 24, первый и второй выходы коммутаторавторого разряда регистра 19., выход первого22 соединены с управляющими входамиразряда которого соединен с управляющи- коммутатора 26, третий выход коммутамивходэмикоммутаторов 21-23 и 25,ссин тора 22 соединен с первым входом элехровходами регистров 33 и 35, триггера 37, мента ИСКЛЮЧАЮЩЕЕ ИЛИ 30, выходс входами задания режима регистров 15 и . триггера 31 соединен.с выходом 38, пер 166, синхровходы которых соединены с выхо-.вые разряды первых входов коммутаторовдом элемента ИЛИ 17, выход регистра 13. 21 и 22, первые входы коммутаторов 24 исоединен с первыми входами коммутаторов 50 26 соединены потенциалом "Лог, "0", вто 23 и 25, третьими входами коммутаторов 24 рой разряд первого входа коммутатора 21,и 26, выходы регистра 14 соединены с вто- второй и третий разряды первого входарыми входами коммутаторов 24 и 26, выход .: коммутатора 22 и информационный входи-гораэрядарегистра 15 соединенс первым триггера 36 соединены с потенциаломразрядом второго входа коммутатора 21, 55."Лог. "1",вторым разрядом второго вй)дэ коммутато- Базовая операция алгоритма БПХФра 22, первый разряд которого соединен с (фиг. 2) может иметь один из двух видоввторым разрядом второго входа коммутато-:ра 21 и выходом и-го разряда регистра 16,А=А+ В, А =А Ск+ В Якинверсный выход п-го разряда которого. со- илиВ=А - В,В =А Я-В Ск. С= сов(2 д к М);Я=1 п(2 й к/й),где В первом случае для выполнения базовой операции необходимо выполнить операции сложения и вычитания, во втором 10случае -операцию типа комплексного умножения, время выполнения которой намногобольше времени выполнения операций.сложения и вычитания,Устройство для выполнения базовой 15операции БПХФ работает следующим образомПеред началом работы по входу 2 поступает импульс положительной полярности,который устанавливает регистр 19 и триггеры 12 и 31 в состояние "Лог, ".0". Сигнал"Лог,",О" с выхода первого разряда регистра.19 устанавливает регистры 15 и 16 в режимпараллельной записи, а коммутаторы 21.-23и 25 в состояние, когда на их выходы поступает информация с первых входов., Информация 01 с выходов. коммутаторов 21 и 22поступает на управляющие входы коммутаторов 24 и 26 и устанавливает их в положении, когда на выходы поступает 30информация с вторых входовВ зависимости. от информации на управляющих входах .сумматорое-вычитателей 28 и 29 они могутустанавливаться в режим суммирования (науправляющем входе "Лог. "0" или е. режим 35вычитания (на управляющем входе "Лог."1"), Сигнал "Лог. "О" с выхода о-го разрядарегистра 19 устанавливает сумматор-вычитатель 28 в режим суммирования.Управление сумматором-еычитателем 4029 осуществляется сигналом с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 30, которыйпри одинаковой информации на входах равен"Лог, "0", а при равной - "Лог. "1", так как напервый и второй входы элемента ИСКЛ ЮЧА-. 45ЮЩЕЕ ИЛИ 30 поступают соответственно"Лог, "1" и "Лог, "0", на выходе формируются"Лог,. "1", устанавливающая сумматор-вычитатель 29 в режим вычитания.Информация о виде выполнения базо.вой операции поступает на вход 3 (О - выполняются операции А= А+ В и В=А-В;1 - выполняются операции А=АС+ВЗ иВ =АЗ - ВС), а операнды для выполнениябазовой операции - на входы 5(операнд А), 556 (операнд В), 8 (операнд С) и 9 (операнд Я).На выходе 39 формируется сигнал разрешающий ("Лог, "1") или запрещающий ("Лог."0") прием информации в устройство, Сигнал "Лог. "1" с инверсного выхода триггера12 проходит через элемент ИЛИ 27 на вЫход39 и разрешает прием информации е устройство.Рассмотрим работу устройства при выполнении первого вида базовой операции,т.е. при вычислении А=А+В и В=А-В. Навход 3 поступает сигнал "Лог. "0", а на входы.5 и 6 - соответственно операнд А и В. Попереднему фронту сигналов (перепаду. уровней с "Лог. "О" в "Лог. "1") на входах 4 и 7происходит запись информации в триггер12 и регистры 13 и 14. Информация с выхо- .дов регистра 13 (операнд А) проходит черезкоммутаторы 23.и 25 и поступает на первыесумматоров-вычитателей 28 и 29, на вторыевходы которых поступает информация с выходов регистра 14 (операнд В), прошедшаячерез коммутаторы 24 и 26. На выходахсумматора-вычитателя 28 получают результат суммирования (А+ В), а на выходахсумматора - вычитателя 29 - результат вычитания (А - В); Сигнал ".Лог. "1" с инверсного выхода триггера 12 проходит черезэлемент ИЛИ 27 на выход 39 и разрешаютприем следующих операндов,По переднему фронту первого тактового импульса происходит запись результатов суммирования и вычитания в регистры32 и 34, а также запись "Лог, "1" в триггер31, которая указывает на то, что на выходах40 и 41 сформирован результат базовойоперации;Одновременно с приходом первого тактового импульса на вход 1 на вход 7 поступает сигнал:записи, по которомупроисходит запись следующей пары операндов в регистры 13 и 14, Устройство позволяет в каждом такте получать на выходах40 и 41 результаты выполнения базовой операции.Рассмотрим работу устройства при выполнении второго вида базовой операции,т.е. при вычитании А=АС+В 5 и В =АЯВС, На вход 3 поступает сигнал "Лог. "1", навходы 5, 6, 8 и 9 - соответственно операндыА, В, С и Я. По переднему фронту сигналовна входах 4, 7 и 10 происходит запись информации в триггер 12 и регистры 13 - 16, Информация с выходов регистров 13 и 14 проходитчерез коммутаторы 23-26 и поступает на входы сумматоров-вычитателей 28 и 29.На выходах сумматоров-вычитателей28 и 29 формируются результаты соответственно суммирования (А+В) и вычитания(А - В). На первый и второй входы элементаИЛИ 27 поступает сигнал "Лог. "О", который проходит через данный элемент навыход 39 и запрещает прием информациив устройство.Устройство для выполнения базовой операции быстрого преобразования Хартли - Фурье вещественных последовательноПо переднему фронту первого тактово- По переднему фронту второго тактовогого импульса сигнал "Лог. "1" с выхода триг- импульса производится запись информациигера 12 переписывается в первый.разряд в регистры 32 и 34, сдвиг информации врегистра 19. По переднему фронту сигнала регистре 19. На выходе элемента И 20 форс выхода первого разряда регистра 19 про- .5 мируется импульс положительной полярисходит запись результатов суммирования ности, который проходит через элементи вычитания в регистры 33 и 35. На выходе ИЛИ 17 и передним фронтом сдвигает натриггера 36 формируется импульс положи- один разряд вправо информацию в регисттельной полярности, примерно равный дли- . рах 15 и 16, Дальнейшая работа устройсттельности положительного импульсана 10 ва при вычислении А АС+ ВЯ иинверсном входе сброса триггера 36; Им- В =АЗ-ВС выполняется аналогично до ипульсом положительной полярности, сфор- го такта, .мированным на выходе триггера 36; В и-м такте "Лог. ".1" с выхода и-го разрегистры 32 и 34 устанавливаются в нуль ряда регистра 1.9 поступает на первый вход15 элемента ИЛИ 27, управляющий вход сумСигнал "Лог, "1" с выхода первого раз- матора-вычитателя 28: и второй вход элеряда регистра 19 устанавливает коммутато- мента ИСКЛЮЧАЮЩЕЕ ИЛИ ЗО. Сигнал. ры 21 - 23 и 25 в положение, когда на их . "Лог."1" науправляющемвходесумматоравыходыпоступает информация с вторцхин- вычитателя устанавливает его в режим выформационных входов, а регистры 15 и 16- 20 читания, На выходе 39 устанавливаетсяв режим сдвига. Управление коммутаторами. "Лог. "1", которая разрешает прием в уст 24 и 26 осуществляется информацией с вы-. ройство следующих операндов. При сигналеходов и-х (младших) разрядов регистров 15 "Лог. "1" на втором входе элемента ИСКЛ Юи 16,прошедшейчерезкоммутаторы 21 й 22 ЧАЮЩЕЕ ИЛИ 30. на его выход поступает25 проинвертированная информация с третьеИнформация с выходов коммутаторов го выхода коммутатора 22. На выходах сум 21 и 22 управляет коммутаторами 24 и 26 маторов-вцчитателей 28 и,29 формируетсяследующим образом: результаты вычислений соответственно00 - на выходы поступает информация А=АС+ВЯ и В=АЗ ВС,с первых входов (нуль);, 3001 - на выходы поступает информация По переднему фронту (и+1)-го тактовос вторых входов (операнд В); го импульса результаты вычислений запи 10 - на выходы поступает информация сываются в регистры 32 и 34, "Лог. "1" - вс третьих входов (операнд А); триггер 31 и производится сдвиг информа 11 - на выходы поступает информация 35 ции в регистре 19. Сигнал "Лог. "1" с выхос четвертых входов (А+В - коммутатор 24; да (и+1)-го разряда регистра 19 разрешаетА-В - коммутаторы 26). прохождение тактового сигнала через элеНа выходе коммутатора 24 формируется мента через элемент И 11 на первый входпервый частный результат вычисления элемента ИЛИ 18. На выходе элементаА =АС+ВЯ, который суммируется с содер ИЛИ 18 формируется сигнал "Лог. "1", кожимцм регистра 32(0), сдвинутым вправо на торые сбрасывает регистр 19 в нуль, Реодин разряд, . зультаты вычисления базовой операцииКогда информация на выходе и-х разря- получают на выходах 40 и 41.дов регистров 15 и 16 не равна соответст- По сравнению с известным в предлагавенно "Лог, "1" и "Лог, "0", то на выходе. 45 емом устройстве количество оборудованиякоммутатора 26 формируется первый част- уменьшено более чем в два раза за счетный результат вычисления В=АЗ - ВС, ко- исключения умножителя комплексных читорый суммируется с содержимым регистра . сел, Для выполнения алгоритма БПХФ, как34 (0), сдвинутым вправо на один разряд, В видно из анализа графа (фиг. 2), требуетсяслучае,. когда. информация на выходе и-х 50 небольшое число умножений комплексныхразрядов регистров 15 и 16 равна соответст- чисел, значительно меньшее число сложений,венно "Лог. "1" и "Лог. "0", то на выход Поэтому общее понижение быстродействиякоммутатора 26. поступает: информация с из-за итерационного принципа реализациивторых входов(операнд В), которая вычита- данной операции незначительное,ется от содержимого регистра 34 (0), сдвинутого вправо на.один разряд. На выходах Формула изобретен иясумматоров-вычитателей 28 и 29 фдрмируются результаты вычислений соответственно А = АС+ ВЯ и В =АЯ ВС послепервого такта их вычисления, 1718229стей, содержащее первый и второй регистры, первый и второй сдвиговые регистры и первый и второй коммутаторы, о тл и ч а ющ е е с я тем, что, с целью сокращения объема оборудования, оно содержит третий-шестой регистры, первый и второй сумматоры-вычитатели, третий регистр сдвига, первый-третий триггеры, первый-третий элементы И, первый-третий элементы ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выход старшего разряда первого регистра сдвига подключен к первому входу первого элемента И и первому разряду первого информационного входа первого коммутатора и второму разряду первого информационного входа второго коммутатора, прямой выход старшего разряда второго регистра сдвига подключен к второму разряду первого информационного входа первого коммутатора и первому разряду первого информационного входа второго коммута- торавыход которого подключен к первому. входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к управляющему входу первого сумматора-вычитателя, первый и второй информационные входы которого подключены к выходам соответственно третьего.и четвертого комму-. таторов, первые информационные входы которых соединены с первыми информационными входами пятого и шестого коммутаторов и подключены к выходу первого. регистра, информационный входкоторого является входом первого операнда устройства, входом второго операнда которого является информационный вход второго регистра, выход которого подключен к вторым информационным входам третьего и пятого коммутаторов, выход первого сумматоравычитателя подключен к информационным .входам третьего и четвертого регистров, выходы которых подключены соответственно к третьему информационному входу третьего и второму информационному входу четвертого коммутаторов, выходы пятого и шестого коммутаторов подключены соответственно к первому и второму информационным входам второго сумматора-вычитателя; выходы которых подключены к информационным входам соответственно вятого и шестого регистров, выходы которых подключены соответственно к третьему информационному входу шестого коммутаторов, четвертые информационные входы третьего и пятогокоммутаторов подключены к входу задания логического нуля устройства, первый тактовый вход которого подключен к первым входам второго и третьего элементов И, тактовым входам четвертого и шестого реги 5 10 15 20 героеи первому входу второго элемента25 ИЛИ, выход которого подключен к входу сброса третьего регистрасдвига; выход.по 30 40 ход которого подключен к информационно 45 50 55 стров, первого триггера, входу сброса второго триггера и тактовому входу третьего регистра сдвига, выход первого разряда которого подключен к тактовым входам третьего и пятого регистров, второго триггера, входам режима первого и второго регистров сдвига, управляющим входам первого; второго, четвертого и шестого коммутаторов, второй выход первого коммутатора подключен к управляющему входу третьего коммутатора, выход второго коммутатора - к управляющему входу пятого коммутатора,выход второго разряда третьего регистра сдвига подключен к второму входу третьего элемента И, выход которого подключен к первому входу первого элемента ИЛИ, выход которого подключен к тактовым входам первого и второго регистров сдвига, информационные входы которых подключены соответственно к первому и второму входам коэффициентов устройства,вход начальной установки которого подключен к входам сброса первого и третьего тригследнего разряда которого. подключен к второму входу второго элемента И, выход которого подключен к второму входу второго элемента ИЛИ, вход задания режима устройства подключен к информационному входу третьего триггера; прямой выход которого подключен к информационному последовательному входу третьего регистра сдвига, выход предпоследнего разряда которого подключен к управляющему входу второго сумматора-вычитателя, второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первому входу третьего элемента ИЛИ, выму входу первого триггера, объединен с выходом первого триггера и является выходом состояния устройства, первым и вторым выходом результата являются выходы соответственно четвертого и шестого регистров, входы сброса которых подключены к выходу второго триггера. второй тактовый вход устройства подключен к тактовому входу третьего триггера, инверсный выход которого. подключен к второму входу третьего элемента ИЛИ, тактовые входы первого и второго регистров подключены к третьему тактовому входу устройства, к четвертому тактовому входу которого подключен второй вход первого элемента ИЛИ; четвертый выход старшего разряда второго регистра сдвига подключен к второму входу первого элемента И, выход которого подключен к третьему разряду первого информационного входа первого коммутатора, вторые информационные входы первого и второго коммутаторов подключены соответственно к первому и второму входам задания констант устройства.1718229 1 /а Составитель А.Барановедакгор И.Шулла Техред М.Моргентал Корректор С.Шевку Зак одственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 883 Тираж ПодписноеИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС113035, Москва, Ж, Раушская наб 4/5