Конвейерное устройство для вычисления сумм произведений

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 06 Е 7 54 Г 5 САН Е ИЗОБ Я Т К АВТОР ВО ДЛЯ ДЕНИЙ ислительзовдно в х цифро- зобретедля вычислеиг, 1) содериненные гп , где п - раэ- накапливаюГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР У СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРМ 1137460, кл. 6 06 Е 7/49, 1983,Авторское свидетельство СССРМ 1072039, кл. 6 06 Р 7/49, 1981,(54) КОНВЕИЕРНОЕ УСТРОИС ВЫЧИСЛЕНИЯ СУММ ПРОИЗВЕ (57) Изобретение относится к выч ной технике и может быть испол специализированных устройств вой обработки информации, Цель Изобретение относится к вычислительной технике и может быть использовано в специализированных устройствах цифровой обработки информации, а также в моделирующих комплексах,Цель изобретения - повышение быстродействия при конвейерном методе вычислений сумм произведений, а также упрощение устройства.На фиг. 1 представлена структурная схема конвейерного устройства для вычисления сумм произведений; на фиг. 2 - схема вычислительного блока; на фиг. 3 - схема блока управления; на фиг. 4 - временные диаграммы работы устройств,Конвейерное устройствония сумм произведений (см, фжит последовательно соедвычислительные блоки (ги = и/2рядность операндов) 1,1-1 ги,1686437 А 1 ния - повышение быстродействия при конвейерном методе вычислений сумм произведений, а также упрощение устройства. Поставленная цель достигается тем, что конвейерное устройство для вычисления сумм произведений, содержащее последовательно соединенные вычислительные блоки, каждый иэ которых содержит пять регистров, сумматор, элементы равнозначности, элементы ИЛИ, дополнительно содержит накапливающий сумматор, два регистра и блок управления. а каждый вычислительный блок дополнительно содержит четыре схемы сравнения, два мультиплексора, блок инверторов и коммутатор с соответствующими связями. 1 3. и. ф-лы. 4 ил. щий сумматор 2, регистры 3 и 4, а также блок 5 управления, при этом первый вход блока 1,1 подключен к нулевой шине, второй и третий входы блока 1.1 подключены к шинам 6 и 7 соответственно, выходы блоков 1,1-1(гп) с первого по третий соединены с первым, вторым и третьим входами последующего блока 1,2-1.гп соответственно, первый выход блока 1.ги соединен с первым входом сумматора 2, второй вход сумматора 2 соединен с входом регистра 4 и подключен к выходу регистра 3,вход которого соединен с выходом сумматора 2, первый и второй выходы блока управления соединены с первыми и вторыми управляющими входами блоков 1,1-1,в, третий выход соединен с входом записи регистра 3, а четвертый - с входом записи регистра 4, вход блока уп равления соединен с шиной 8 пуска, выход регистра 4 соединен с выходной шиной 9устройства, В состав каждого из вычислительных блоков(см, ф)лг, 2) входят регистры 10 и 11, схемы 12,1-12.4 сравнения, блок 13 логики, состоящий из элементов 14.1-14.4 равнозначности и элементов ИЛ И 15.1-15.3, мультиплексоры 16 и 7, сумматор 18, блок 19 инверторов, коммутатор 20, регистры 21 - 23, выходы которых я вл я ются соответственно вторым и первым выходами вычислительного блока, выход регистра 21 является третьим выходом вычислительного блока, входы регистров 10 и 11 являются вторым и третьим входами блока, входы записи регистров 10 и 11 соединены с первым управля.- ющим входом вычислительного блока, входы схемы 12.1 сравнения подключены к прямому и инверсному выходам реистра 10. входы схемы 12.2 сравнения - к прямому и инверсному выходам регистра 11, входы схемы 12.3 - к инверсным выходам регистров 10 и 11, входы схемы 12.4 сравнения - к прямому выходу регистра 11 и инверсному выходу регистра 10. Входы элемента равнозначности 14.1 подключены к прямым выходам схем 12.2, 12.3 сравнения и инверсному выходу схемы сравнения 12,4, Входы элемента 14,2 равнозначности подключены к инверсным выходам схем 12.2, 12.3 сравнения и прямому выходу схемы 12,4 сравнения, Входы элемента 14,3 равнозначности подключены к прямому выходу схемы 12,1 сравнения и инверсным выходам схем 12,3 и 12.4 сравнения, Входы элемента 14,4 равнозначности подключены к инверсному выходу схемы 12,1 сравнения и прямым выходам схем 12.3 и 12.4 сравнения. Выходы элементов 14,1 и 14,2 равнозначности через элемент ИЛИ 15,1 подключены к первому управляющему входу мультиплексора 16. Выходы элементов 14,1 и 14.3 равнозначности через элемент ИЛИ 15.2 подключены к вторым управляющим входам мультиплексоров 16, 17. Выходы элементов 14,3 и 14.4 равнозначности через элемент ИЛИ 15.3 подключены к первому управляющему входу мультиплексора 17. Информационные входы мультиплексоров 16 и 17 подключены к прямым и инверсным выходам регистров 10 и 11, Выход мультиплексора 16 соединен с входом третьего регистра 22 и одним из входов сумматора 18, другой вход которого является первым входом вычислительного блока, а выход соединен с входом четвертого регистра 23, Первый вход коммутатора 20 соединен с выходом мультиплексора 17. Второй вход коммутатора 20 через блок 9 инверторов подключен к выходу мультиплексора 17. Управляющий вход коммутатора каждого )-го из вычислительных блоков 1.1-1.щ подклк)чен к выходу-го разряда мультиплексора 17, а к блоку 19 инверторов подключены выход знакового разряда и выходы разрядов с Д+1)-го по п-й, где п - младший Разряд кода. Входы записи 5 регистров 21 - 23 подключены к второмууправляющему входу вычислительного блока, выходом блока 1.гп является выход реги,стра 23. Блок управления (см. фиг. 3) содержит генератор 24 импульсов, выход 10 которого соединен с первым входом элемента 25 равнозначности, второй вход которого соединен с выходом триггера 26, счетчик 27 и постоянное запоминающее устройство (ПЗУ) 28, первый, второй, третий и 15 четвертый выходы котооого являются, соответственно, первым, вторым, третьим и четвертым выходами блока управления, установочный вход триггера 26 является входом блока управления и подключен к ши не 8 пуска, вход сброса триггера 26 подключен к четвертому выходу ПЗУ 28, а выход.через формирователь 29 импульсов соединен с входом установки в ноль счетчика 27, выход элемента 25 равнозначности соеди нен со счетным входом счетчика 27, выходкоторого соединен с входом ПЗУ 28,Конвейерное усройство для вычисления сумм произведений определяет значение30г = х) у) где Я - число суммируемых произведенийпутем последовательного вычисления част 35 ных пРоизведенийг) = х)у) по следующей формулет = вУ = - 2, 1 /2 ц, )2)(3)ч+1 = макс( ц 1, о, ч 1,ч ,где ч) = ч/2,45 Оо= х); чо = чо = У); ) = 1, 2, ., л 1при вычислении по формуле(2) погрешностьне превосходит 1/4 п 1+1, следовательно, длявыполнения вычислений с точностью до1/2 п достаточно взять число членов п 1, рав 50 ное и/2.Устройство работает следующим образом,По сигналу "Пуск (см, фиг. 4 а) на шине8 блока управления устройства сигнал с вы 55 хода триггера 26 (см, фиг, 4 б) разрешаетпрохождение импульсов (см. фиг. 4 в) генератора 24 через элемент 25 равнозначностина счетчик 27, С помощью ПЗУ 28 код свыхода счетчика преобразуется в последо 1686437ц 1= чо = 1/4,на третьем выходе (регистр 21)ч 1 = ч 1- 1/2 =: 1/8.Затем процесс осуществляется аналогично на вычислительных блоках 1.2,., 1,е.На втором блокеч 2 = макс 1/4, 1/8, -1 /4, -1/81:= 1/4ц 2 = макс(мин(1/4, 1/8); мин(-1/4, -1/8)1=-1/8ц 2 = ц 21/4+ ц 1 = 1/32 + 1/8 = г 1 = х 1 у 1 (произведение правильное).Значение переменной ц 1 поступает с выхода мультиплексора 16 на.вход регистра 22, с выхода которого осуществляется выбор числа ц 1. Эта величина передался на второй выход вычислительного блока 1.1, Переменная ч 1 поступает на коммутатор 20, где осуществляется вычитание константы 1/2", где ) = 1, 2, , щ.Вычитание производится путем инвертирования ч 1 относительно старшего РэзрЯДЭ, начиная с ( + 1)-го рззРЯДЭ, ОДНО- временно инвертируется знаковыц разряд. Если )-й разряд равен нулю, то и 1.вертирование не производится и передаются разряды, начиная с О+ 1)-го, т. е. в первом блоке формируется величинач 1 = ч 1 - 1/2 (формула 3).Значение ч 1 передается через регистр 21 на первый выход вычислительного блока 1.1. На третий выход передается и-разрядный код (знаковый разряд и (и) разрядов мантиссы).Значение ц 1= ц 11/2; так как на второй вход сумматора 18 подается нулевой константы (в вычислительном блоке 1.1), то этот код ц 1, 1/2 передается через регистр 23.Затем производится определение величины ч 2, ц 1, цво втором вычислительном блоке 1.2, на входы которого поступают величины ч 1, ц 1, ц 1 из первого вычислительного блока, Процесс формирования ч 2, ц 2, ц 2 аналогичен тому, как это осуществляется в первом вычислительном блоке, В те- ЧЕНИЕ П 1 ЦИКЛОВ ВЫЧИСЛЕНИЯ ПЕРЕМЕННЫХ Ц 1 Ч 1 Ц 2, Ч 2, , Ц а, Ч т (ПО СИГНЭЛЭМ С первого и второго выходов блока 5 управления) на сумматорах 18 последовательно образуются суммы пер еме н н ых 1/2 ц 1, +1/4 ц 2;1/2 цв, из которых формируется значение прпизеедение з =1/2 е,1 - 1 Суммирование всех произведений г ( = 1, 2, 5), входящих в сумму (1), осуществляется конвейерно после 5+ 1+(и/2 = гл) тактов, поступающих с блока 5 управления. Я тактов суммирования переменных 1, , г осуществляется по сигналу 28,3, передаваемому на регистр 3. В результате на выходе накапливающего сумматора 2 образуетсяобщее значениер. х у,51=1которое по сигналу с третьего выхода блока5 управления записывается через регистр 3в выходкой регистр 4,Выходной код поступает на шину 9,Формула изобретения1, Конвейерное устройство для вычисления сумм произведений, содержащеепоследовательно соединенные вычислительные блоки, каждый из которых содержит пять регистров, сумматор, элементыравнозначности и элементы ИЛИ, о т л ич а ю щ е е с я тем, что, с целью повышениябыстродействия и упрощения устройства, внего введены накапливающий сумматор,шестой и седьмой регистры и блок управления, а в каждый вычислительный блоквведены четыре схемы сравнения,два мультиплексора, блок инверторов и коммутатор,причем входы первой и второй схем сравнения соединены соответственно с прямыми иинверсными выходами первого и второгорегистров, входы третьей схемы сравнениясоединены с инверсными выходами первогои второго регистров, а входы четвертой - синверсным выходом второго регистра и прямым выходом первого регистра, входы первого элемента и третьей схем сравнения иинверсным выходом четвертой схемы сравнения, входы второго элемента равнозначности соединены с,прямым выходомчетвертой схемы сравнения и инверснымивыходами третьей и второй схем сравнения,входы третьего элемента равнозначностисоединены с прямым выходом первой схе 40 мы сравнения и инверсными выходамитретьей и четвертой схем сравнения, входычетвертого элемента равнозначности соедииены с прямыми выходами четвертой итретьей схем сравнения и инверсным выхо 45 дом пеРвой схемы сравнения, выходы первого и второго элементов равнозначностисоединены с входами первого элементаИЛИ, входы второго элемента ИЛИ соединены с входами третьего и первого элемен 50 тОв равнозначности, д входы третьегоэлемента ИЛИ - с выходами четвертого итретьего элементов равнозначности, выходы первого и второго элементов ИЛИ соединены с управляющими входами первогомультиплексора, а выходы третьего и второго элементов ИЛИ соединены с управляющими входами второго мультиплексора,информационные входы Обои:; мультиплексоров соединены с прямыми и инверснымивыходами первого и второго регистров, вы1686437 10 Таблица Ситуация взаимного располо- Г ц Д Г чД ,31.цДг, -жения переменных ц, ч,ц , ч с 1(ЫО 1 01 10 цч3тФ 00 10 00 00 10 01 ход первого мультиплексора соединен с входом третьего регистра и первым входом сумматора, второй вход которого соединен в каждом вычислительном блоке, кроме первого, с первым вь,ходом пред ыдущего вычислительного блока, в первом вычислительном блоке этот вход соединен с нулевой шиной, выход третьего регистра соединен с вторым выходом вычислительного блока, а выход сумматора со единен через че.(вертый регистр с первым выходом вычислительного блока, выходы с ( + 1)-го по и-й разрядов второго мультиплексора соединены с первым входом коммутатора 1 где ) - номер вычислительного 15 блока; и - разрядность операндов), второй вход которого соединен с этими же выходами мультиплексора через блок инверторов, управляющий вход коммутатора соединен с выходом )-го разряда второго мульти плексора, выход коммутатора соединен через пятый регистр с третьим выходом вычислительного блока, входы записи первого и второго регистров в каждом вычислительном блоке соединены с первым 25 выходом блока управления, а входы записи третьего, четвертого и пятого регистров в каждом вычислительном блоке соединены с вторым выходом блока управления, выход четвертого регистра последнего вычисли тельного блока соединен с первым входом накапливающего сумматора устройства, выход которого через шестой регистр соединен с вторым своим входом, вход записи этого регистра соединен с четвертым выходсм блока управления, а выход этого регистра через седьмой регистр соединен с выходной шиной устройства, вход записи седьмого регистра соединен с третьим выходом блока управления, который связан также с входом внешней шины запроса, вход блока управления соединен с входом дины пуска,2, Устройство по и. 1, о т л и ч а ю щ е ес я гем, что блок управления содержит генератор импульсов, элсмент равнозначности, счетчик постоянчое запоминающее устройство, триггер и формирователь импульсов, причем установочнь(й вход триггера является входом блока управления и подключен к шине пуска устройства, выход триггера соединен с входом формирователя импульсов и первь;м входом элемента равнозначности, втооой вход которо(.о соединен с выходом генератора импульсов, выход элемента равнозначности соединен со счетным входом счетчика, выход формирователя импульсов соединен с сходом установки в нуль счетчика, выход которого соединен с входом постоянного запоминающего устройства, выходы которого с первого по четвертый соединены соответственно с первого по четвертый выходами блока управления, четвертый выход постоянного запоминающего устройства соединен также с входом сброса триггера.