Устройство для решения систем линейных дифференциальных уравнений
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 1525714
Автор: Козлов
Текст
СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 09) (11) Ш 4 С 06 Г 15/3 ПИСАНИЕ ИЗОБРЕТЕ х реального вреиализированных овых интегрируюретения - повы- Поставленная оты в систем дл ме 4-24 в составе, сп ессоров или ци машин. Цель из е быстродейств п В 44етики им. В Глуш" ойство фферен тельство ССС Р 15/324, 19 5(54) УСТРОЙСТВО ДЛЯЛИНЕЙНЫХ ДИФФЕРЕН,лительной технике изовано для решения.сциальных уравнений,РЕШЕНИЯ СИСТЦИАЛЬНЫХ УРАВНЕ осится к выч может быть и истем диффер предназначен ИЙ с- по с тсякв ет быть споль х интегованных цифр ов иализир аченных диффер ля иал ие быс во содержит с пп л ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТ(72) Л.Г.Козлов (53) 681.325(088,8) (56) Авторское свид У 1252792, кл, С 06 Изобретение отностельной технике и мозовано при построениирирующих машин и спепроцессоров, предназшения систем линейныхных уравнений вида у =А+В; у(0) = угде А и В - матрица и вектор коэффициентов соответственно,Цель изобретения - повышен тродействия устройства,На фиг,1 приведена схема устройства;,на фиг,2 - схема блока управления; на фиг,З - схема блока анализа; на фиг,4 - схема блока суммирования,Устройст ервого по цель достигается тем, что устрдля решения систем линейных дициальных уравнений по авт,св,Н содержит с третьей по(Зп+2)-ю группы элементов И (гдеи - порядок матрицы системы уравнений) и с первого по и-й блоки суммирования. Интегрирование решаемыхуравнений в устройстве производитсяпо модифицированному алгоритму экстраполяционно-интерполяционного метода Адамса, 1 з.п, ф-лы, 4 ил,п-й блоки 21-2 д сдвига, с первой пои-ю группы накапливающих сумматоров3,-3, с первой по и-ю группы элементов И 4 -4 п, с первой по и-ю группысумматоров 5-5 п, с первого по и-йкодирующие элементы 61-6 выделениястаршего значащего разряда, с (и+1)-йпо 2 п-ю группы сумматоров 7 -7 я, спервого по и-й дешифраторы 8,-8 я, ссуммирования с третьей по (2+и)-югруппы элементов И 22-22, с (3+и)-йпо (2 Ь+2)-ю группы элементов И 23, -23 и с (2 п+3)-й по (Зп+2)-ю группый 5элементов И 24-24 д,Блок 17 управления образуют генератор 25 импульсов, с первого повосьмой элементы И 26-33, первый 34и второй 35 дешифраторы, с первогопо шестой элементы ИЛИ 36-41 с.перво"го по четвертый счетчики 42-45, первый 46 и второй 47 триггеры, вход48 режима интегрирования блока управления, элемент НЕ 49, блок 50 элементов НЕ, сумматор 51, блок 52 элементов задержки, с первого по девятый выходы 53-61 выход 62 сигналаокончания интегрирования, вход 63запуска блока управления, вход 64 20признака. окончания работы блока управления, третий триггер 65, десятый66 и одиннадцатый 67 выходы блокауправления,Блок 16,анализа включает сумматор 2568 невязки, регистр 69 значения точности интегрирования, информационный вход 70, управляющий вход 71 ивыход 72 блока анализа,Блок 21 суммирования содержит первую и вторую группы 73 и 74 элемен"тов И, первый сумматор 75 первый 76и второй 77 регистры,.второй сумматор 78, элемент НЕ 79, информационный вход 80, с первого по четвертыйуправляющие входы 81-84, вход 85синхронизации и выход 86 блока 21суммирования,Устройство работает следующим образом,Перед началом работы в блоки 1 памяти заносятся соответствующие коэффициенты а; (,1=1 п) матрицы А 45 решаемой системы дифференциальныхуравнений у =Ау+В, в сумматоры 3 заносятся начальные значения производной у, (0)=Ь + а" у; (О), а в сум 50маторы 9 - начальные значения пере 1менной у (О), В счетчик 43 заносится1значение порядка решаемой системы (в дополнительном коде), на вход 48 подается значение интервала интегрирования, В регистр 13 заносит-, ся код шага интегрирования Ь=2 в виде значения номера разряда 1 с, в котором содержится значащая единица, Сумматор 5 и счетчик11 обиуляются,В регистр 76 блока 21 суммирования заносится код приращения производной на начальном шаге интегриро-.вания, умноженный на константу 1/6,в регистр 77 блока 2 суммированиязаносится код приращения производнойна предыдущем шаге, умноженный наконстанту 1/24, Эти значения приращений производных вычисляются передначалом работы устройства по форму"лам:1--- Ау(о)-у(о-ь)1У(16 6У- - = - А 1(О-Ь)-У(ОЬ 1Ьст 1 124 24т,е, чтобы начать вычисления по методу Адамса, необходимо иметь значения искомой Функции в двух предыдущих и текущей точках интегрирования,В качестве начальных условий в регистр 69 блока 16 анализа заноситсязначение кода заданной точности искомого решения Е, Счетчики 42-45 блока 17 управления обнуляются,Устройство начинает работать припоступлении сигнала на вход 18 устройства. Этот сигнал поступает навход 63 блока 17 управления, проходитчерез элемент ИЛИ 36, устанавливаеттриггер 46 в единичное состояние.изапускает генератор 25 импульсов, свыхода которого импульсы проходят че,рез элемент И 26, открытый по второмувходу от единичного выхода триггера46, на вход счетчика 42,В зависимости от кода в счетчике42 дешифратор 34 Формирует сигнал насоответствующем выходе. Так, по первому импульсу генератора 25 дешифратор 34 формирует сигнал на первом выходе, который поступает на выход 53блока 17 и далее на вход группы элементов И 4, и синхровход сумматора 5По этому сигналу содержимое сумматора 3, (начальное значение производной у ) заносится в сумматор 5, Пооэтому же сигналу, поступающему навход 84 блока 21 суммирования, в сумматоре 78 формируется значение выражения1А ус АУ аб " 24составляющие значения этого выражения5 15257 поступают из регистров 76 и 77 блрка 21 суммирования соответственно на вход сложения и вход вычитания сумматора 78 блока 21 суммирования. Сигнал с выхода 53 блока 17 управления устанавливает в нулевое состоя-, ние триггер 65 блока 17 управления, запрещая прохождение кодов через элементы И 22 и 24.10Далее формируется сигнал на выходе 66 блока 17 управления, этот сигнал поступает на вход элементов И 23 и синхровход сумматора 5, по этому сигналу к содержимому сумматора 5 (у ) прибавляется значениебур Ь У 6 24 20 ЬУ ) 24Сигнал на выходе 56 блока 17 добавляет единицы в два младших разряда счетчика 11, в котором получается . ко 1 +3, что соответствует в значении 2 1Формированию кода величины Ь/8=1=21/8Сигнал на выходе 57 блока 17 управления поступает на вход 82 блока 21 суммирования и устанавливает регистр 76 в нулевое состояние, Этот же сигнал на пятом выходе дешифратора 34 устанавливает в нулевое состояние триггер 46, по выходным сигналам которого закрывается элемент И 26 и открывается элемент И 27, устанавлива ется в единичное состояние триггер 47, по выходному сигналу которого открывается элемент И 28 и импульсы с выхода генератора 25 поступают на вход счетчика 43, на выход 59 блока 17 и далее на управляющие входы блох ков 1 памяти и коммутатора 14, а через элемент задержки блока 52 - на выход 60 блока 17 и далее на синхровходы сумматоров 3 и 5, По этим сигналам в течение и тактов производится последовательное считывание коэффициентов а; из блоков 1; и выдача 35.6 24 поступающее с блока 2 суммирования, т,е, в еумматоре 5 формируетсязначение Затем формируется сигнал на выходе 54, который, пройдя через элемент ИЛИ 39, поступает на выход. 58 блока 17, По этому сигналу номер разряда в коде шага интегрирования (Ь=2 ") заносится из регистра 13 через блок 12 элементов И в счетчик 11, а кодирующий элемент 6 вы" деляет старший значащий разряд в коде значения и Формирует на своем выходе код номера этого разряда г в соответствии 40 с выражением 2 с у , где г - мини-Р .мальное целое число, для которого выполняется,это неравенство, Знак1, значения у проходит транзитом че,рез кодирующий элемент б на его зна ковый выход и далее на знаковый вход коммутатора 14 и управляющий вход сумматора 9., Сигнал с выхода 58 блока 17 управления поступает также на вход 83 блока 21 суммирования, в котором производится перезапись знайчения в регистра 76 со сдвигом на6два разряда вправо, в регистр 77, вкотором фиксируется код --- для 55ЬУ -124 следующего шага интегрирования, На ,выходе 55 блока 17 формируется сигнал, который поступает на синхро 14 6вход сумматора 7, где происходит .сложение кода 1 и кода г, Этот результат 1+г эквивалентеи произведению округленного значенияб уо Ьу-сУо- с6 24на шаг интегрирования 2 , так какЙЧо ЬЧ 1 - Л -М-(л+)Код ЬУ=2 с выхода дешифратора 8 поступает на вход сумматора 9 и по сигналу на выходе 56 блока 17 добавляется с учетом знака на Управляющем входе сумматора 9 к начальному значению переменной у(0):( 1-Л;)У 1 Уо +у = Уо + Так вычисляется первое приближение значения искомой переменной на первом шаге интегрирования, Одновременно из содержимого сумматора 5 вычитаетсялокругленное значение 2 , которое фор" мируется на выходе кодирующего элемента, т,е, в сумматоре получается оста- токих на входы блоков 2 на управляющие входы которых поступают последовательно с,коммутатора 14 коды прираЩений Ду знаки которых коммутатором 14 по знаковому входу и выходуоммутируются на управляющие входыс 1 умматоров 3 и 5, Сдвиг коэффициентов а, на блоках 2 сдвига на1+г разрядов вправо эквивалентен ихумножению на приращение у;, а накопление этих результатов в сумматорах 3 и 5 эквивалентно вычислению но"ых значений производных15у, = У 1 +а; Ду1=1И значений приращений производныхиДу= Ц. +5 а Ху- .11=120соответственно,Поскольку триггер 65 блока 17управления находится в нулевом со"стоянии, то нулевой сигнал на выходе 67 блока 17 управления, поступая.на вход 81 блока 21 суммирования, закрывает элементы И 74 ичерез элемент НЕ 79 открывает элементы И 73, разрешая прохождениекодов значений а 1 Ду с выхода блока 2 сдвига на входы сумматора 75,где они складываются с предыдущимзначением сумьы 8, поступающей свыхода регистра 76, При этом кодызначений а," Ду подаются на входы3 35сумматора 75 непосредственно и сосдвигом на 3,5,7,(2+1), где1,2,3п, разрядов, т,е, в сумматоре 75 вычисляются суммы Я +1+ - (а Д у, ), причем Фиксация этого 40Ркода осуществляется синхросигналом,поступающим с выхода 60 блока 17 управления на вход 85 блока 21 суммирования, а умножение на константу1/6 происходит за счет сдвигов на(2+1) разрядов кода а; Ду , К концу цикла считывания коэффициентова из блока 1 памяти в регистре 76Формируется значение суммы50(о 1 1 1Бк - бс, а 1 ЕУ = 6 Ду1=1представляющее собой приращение производной Ду, умноженное на конскфтанту .1/6 которое используется на следующем шаге интегрирования,После сложения п импульсов счетчик 43 вырабатывает сигнал переполнения, который сбрасывает триггер 47 в нулевое состояние, закрывая прохождение импульсов через элемент И 28 и открывая элемент И 29, с выхода которого сигналы поступают на счетчик 44Сигнал переполнения счетчика 43 устанавливает триггер 65 в единичное состояние, разрешая сигналом на выходе 67 блока 17 управления прохождение кодов через элементы И 22 с блоков 2 сдвига на входы сумматоров 3 и 5, а также прохождение кодов через элементы И 24 с выхо,ца дешифратора 8 на вход сумматора 9, Кроме того, сигнал переполнения, пройдя через элемент ИЛИ 39 на выход 58 блока 17, разрешает кодирующему элементу 6 выделить и зашифровать старший значащий разряд из кода приращения производной Ду , Выделенный номер старшего разряда г складывается с кодом 1+3 с выхода. счетчика 11, но сигналу на выходе 55, сформированному дешифратором 35 блока 17 управления, Эта операция эквивалентна умножению округленного значения Ду.1 на величину Ь/8, т.е.(г +к+ 3)ду - - = 289 а поскольку с учетом интерполяционной формулы Адамса приращения искомых переменных вычисляются в видеФ+Й 36 У, 8У,то на выходе кодирующего элемента 6, Формируется округленное значение(э+)- Ду которое используется для1 к Формирования значений Ду; и в " Ду( Этот код с выхода дешифратора 8, поступает на вход сумматора 9, и по сигналу на выходе 56, сформированному .дешифратором 35, добавляется непосредственно и со сдвигом влево на 2 разряда с учетом знака на управляющем входе сумматора 9 к предыдущему значению переменной у, т,е, вычисляет 3 ся новое значение У =У 1, + 8 16 Укк+1Одновременно из содержимого сумматора 5 вычитается значение выделенного разряда 2 и формируется новый остаток от округления приращения производной9 15Кроме того, в блоке 21 суммирования производится вычисление приращения производной, умноженного на константу 1/6, т,е, значение Я = ь++ - , а; Ьуформируется путем добавления к предыдущему значению(1,суммы Я(содержимое регистра 76)1 (з+ ) значения кодов а, ду, поступающих с выхода блока 2 сдвига на вход 80 блока 21 суммирования и далее через элементы И 74 открытые сигналом с выхода 67 блока 17 управ" ления (триггер 65,находится в единичном состоянии), на вход сумматора 75 со сдвигом на один разряд вправо,В этом же такте по сигналу на выходе 61 блока 17 с помощью блока 16проверяется достижение заданной точности решения на каждом шаге интегрирования, Для этого коды приращенийу, с выходов дешифраторов 8 через,элемент ИЛИ 15 поступают на входы.сумматора 68 блока 16, в котором изсформированного максимального кодаприращения у вычитается код задан-,ной точности (Е) из регистра 69, изнак результата выдается на выход72 блока 16 и далее на вход 64 бло-ка 17, где он открывает элементИ 31 (если знак отрицательный, т,е,удовлетворяется заданная точностьБумс,кс 6 Е) или через эл,мент НЕ 49.элемент И 30 (если у) Е). Впоследнем случае сигнал с выходаэлемента И 30 устанавливает триггер47 в единичнОе состояние, переключая выходные сигналы генератора 25через элемент И 28 на вход счетчика 43 и на выход 59 блока 17,Затем аналогично производится вычисление последующих значений приращения переменных у и приращения производных ду, При этом триггер 65блока 17 управления находится в единичном состоянии и разрешает прохождение сигнала с выхода блока 48 через элемент И 22 и 24, через которыекоды с выходов блоков 2 сдвига по"ступают.со сдвигом на один разрядвлево на входы сумматоров 3 и 5, акоды с выходов дешифраторов 8 поступают со сдвигом на один разряд влево на входы сумматоров 9, Накапливающие сумматоры 3 и 9 и сумматоры5 содержат комбинационную часть на25714 10 счетчика 45 (в котором формируетсятекущее значение количества обработанных шагов интегрирования Р, решаемой системы уравнений) кода заданного числа шагов Р, Знак результатаэтого вычитания поступает на входэлемента И 32 или через блок 50 навход элемента И 33, Если разность. Р -Р э отрицательна, т, е, еще не за- ЗО кончено интегрирование системы уравнений, сигнал с выхода дешифратора35 проходит через элемент И 32 идалее через, элемент ИЛИ 36 на входтриггера 46, устанавливая его в еди ничное состояние, в результате соз-.даются условия для продолжения интегрирования на следующем шагеЕсли разность Р -Р положительна,т.е, интегрирование на заданном ин 40 4 50у у +1(у+ .74 е,. а.м 21 мвеет) 4%ис Е+,Е;,Е 6 г 4 55=у,е,+ гпричем производится округление прирамЛе Ьу;-дЩениЯ 1 У; Е, =Ь (У; Е +-6 - Я )5 10 15 два внешних входа для выполнения операции сложения кодов на их входах непосредственно и со сдвигом на один разряд влево.с содержимым этих сумматоров, что аналогично умножению входного кода на коэффициент,3, т,е. к содержимому суммато3 с ров 9 добавляется код Ь Ду, а к содержимому сумматоров 3 и 5 добав 3ляются коды 8 Ь Г а, у, . Если1удовлетворяется заданная точность) то сигнал с третьего выхода дешифратора 35 проходит через элемент И 31 на вход счетчика 45, добавляя к его содержимому единицу, На последующем такте в сумматоре 51 осуществляется вычитание из содержимого тервале закончено, то открываетсяэлемент И 33 и сигнал поступает навыход 62 блока,17 и далее на входыэлементов И 10, через которые реэультат решения выдается на выходы 19 устройства, а генератор 25,импульсов прекращает свою работу,На каждом (1+1)-м шаге интегрирования в устройстве в течение первых шести тактов находится первое приближение крешению по экстраполяционной формуле15257 с точностью до старшего значащего разряда, а затем в последующие (и+3)такта, повторенные несколько раз, ; чтобы удовлетворить заданной точности, производится уточнение решения , по интерполяционной Формуле1 з+ ) 31,Е 110 причем остаток от округления К используется на следующей итерации вычислений но интерполяционной Формуле,На каждом шаге может выполняться максимум ш и минимум одна итерация поинтерполяционной Формуле и в среднемтребуется не более ш/2 итераций,Формула изобретения 50 1, Устройство для решения систем линейных дифференциальных уравнений по авт,св, Р 1252792, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит п блоков суммирования (где п - порядок матрицы коэффициентов решаемой системы )и с третьей по (2+Зг)-.ю группы элементов И, причем седьмой, восьмой, шестой, пятый и первый выходы блока управления подключены соответственно к входам синхронизации, к первым, вторым, третьим и четвер 35 тым управляющим входам блоков суммирования с первого по п-й, выход 1.-го блока сдвига (где 1.=1 п) подключен к информационному входу 1.-го блока суммирования и к первым входам элементов И (2+х)-й группы, выход 1.-го блока суммирования подключен к первым входам элементов И (2+и+ -1)-й группы выходы которых подключены соответственно к третьим ин Формационным входам сумматоров 1.-й группы, выходы элементов И (2+1)-й группы подключены соответственно к входам синхронизации сумматоров 1-й группы и к входам синхронизации накапливающих сумматоров 1.-й группы выходы -го дешифратора подключены соответственно к первым входам эле-.ментов И (2+2 п+1)-й группыр Выходы которых подключены соответственно к входам синхронизации накапливающих сумматоров (п+1.)-й группы, де 14 12сятый выход блока управления подключен к вторым входам элементов И группс (3+и)-й по (2+2 п)-ю, одиннадцатый выход блока управления подключен к вторым входам элементов И группс третьей по (2+и)"ю и к вторым входам элементов И групп с (3+2 п)-й по(2+Зп)-ю, при этом блок управлениядополнительно содержит третий триггер, причем в блоке управления десятый выход блока управления подключен к шестому выходу первого дешифратора, одиннадцатый выход блока управления подключен к выходу третьеготриггера, вход установки в "0 ивход установки в "1" которого подключены соответственно к первому выходупервого дешифратора и к выходу переноса третьего счетчика,2, Устройство по п, 1, о т л и -ч а ю щ е е с я тем, что,каждыйблок суммирования содержит первуюи вторую группы элементов И, элементНЕ, первый и второй сумматоры, первый и второй регистры, причем в каждом блоке суммирования информационный вход блока суммирования подключен к первым входам элементов И первой и второй групп, выходы которыхподключены соответственно к первому/и второму информационным входам первого сумматора, выход которого подключен к информационному входу первого регистра, выход которого подключен к третьему информационномувходу первого сумматора, к первомуинформационному, входу второго сумматора и к информационному входувторого регистра, выход которого.подключен к второму информационному входу второго. сумматора, выход которого подключен к выходу блока суммирования, первый управляющий .входкоторого подключен,к вторым входамэлементов И,первой группы и к входуэлемента НЕ, выход которого подключен к вторым входам элементов И второй группы, второй управляющий вход,третий управляющий вход, четвертыйуправляющий вход и вход синхронизации блока суммирования подключены соответственно к входу установки в "О"первого регистра, к входу записи-считывания второго регистра,к входу синхронизации второго сумматора и к входузаписи-считывания первого регистра.
СмотретьЗаявка
4416016, 29.04.1988
ИНСТИТУТ КИБЕРНЕТИКИ ИМ. В. М. ГЛУШКОВА
КОЗЛОВ ЛЕОНИД ГРИГОРЬЕВИЧ
МПК / Метки
МПК: G06F 17/13
Метки: дифференциальных, линейных, решения, систем, уравнений
Опубликовано: 30.11.1989
Код ссылки
<a href="https://patents.su/8-1525714-ustrojjstvo-dlya-resheniya-sistem-linejjnykh-differencialnykh-uravnenijj.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для решения систем линейных дифференциальных уравнений</a>
Предыдущий патент: Устройство для моделирования систем массового обслуживания
Следующий патент: Устройство для решения дифференциальных уравнений в частных производных
Случайный патент: Устройство для очистки полого изделия