Устройство для ввода аналоговой информации

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН С 06 Р 3 05 САНИЕ ИЗОБРЕТЕНИЯ ЕЛЬСТВУ АВТОР ВОДА АНАЛОГОВОЙ(54) УСТРОИСТВ(ИНФОРМАЦИИ 7) Изо окноформ бретение отн змерцтельной и может быть сбора ится ц вычислительноиспользовано вботки аналогохни ке систем вых д,и обр 11 е ие иобъек ежн жит остигрупУ т ся п о выло Устройст сод авнен пп ф2,ател ГОСУДАРСТВЕННЫЙ НОМИТЕ(56) Авторское свидетельство ССР 1260966, кл. С 06 Р 13/00, 19Авторское свидетельство СССРВ 1151946, кл. С 06 Р 3/05, 198Авторское свидетельство СССРУ 1247857, кл, С 06 Р 3/05, 98 пеЯОв 1 501 02 иггеров 6, группу элеме рфроаналоговый преобраз3 150 счетчик 3, блок формировация приоритетного адреса 4, первый элемент ИЛИ 5, коммутатор 10, суммирующий усилитель 11, фильтр нижних частот 14, аналого-цифровой преобразователь 15, сумматор 16, блок памяти 9 и блок управления 13. Алгоритм преобразования данных по каждому из каналов состоит из двух последовательных этапов. На первом этапе осуществляется грубое преобразование методом разворачивания общей ступенчатой эталонной меры, На втором этапе методом считывания или последовательных приближений осуществляется точное преобразование от 1 О лов ца входе, что позволяет исключитьбольшие скачки напряжений ца входеизмерительного тракта точного преобразования и осуществить установкуфильтра НЧ без сколько-нибудь значительной потери быстродействия устройства. Наличие фильтра НЧ в точном измерительном тракте позволяет повыситьпомехозащищенность входов устройствав высокочастотной части спектра аддитивных помех. 4 ил . 1026дельно по каждому из кацалов. Приэтом точное преобразование выполняется последовательно для каналов с 5близ ким знач ецием ац ало гичцых си г ца Изобретение относится к области информациоццо-измерительной и вычис-. лительной техники и может быть использовано в системах сбора и обработки аналоговых данных от объекта.Целью изобретения является повышение надежности устройства.На фиг,1,2 приведена схема устройства; на фиг.3,4 - временные диаграммы, поясняющие принцип его функцио пирования.Устройство содержит группу элементов 1 сравнения, цифроаналоговый преобразователь (ЦАП ) 2, первый счетчик 3, блок 4 формирования приоритетного адреса, первый элемент ИЛИ 5, группу триггеров 6, группу элементов И 7, мультиплексор 8, блок 9 памяти, коммутатор 10, суммирующий усилитель 11, выход "Синхроимпульс коммутатора" 12, 40 блок 13 управления, фильтр 14 нижних частот, аналого-цифровой преобразователь (АЦП ) 15, сумматор 16, вход данных 17 блока управления, шину 18 нулевого потенциала, синхровход 19 45 блока памяти, вход записи-чтения 20 блока памяти, вход 21 запуска преобразователя 15, вход 22 "Конца кодирования" блока 13, первый элемент 23 задержки, вход 24 "Запрос" блока 13, счетный вход 25 первого счетчика, вход 26 установки первого счетчика, причем блок 13 управления содержит второй 27, четвертый 28, третий 29 элементы И, вт эрой эпемент ИЛИ 30, третий элемецт ИЛИ 31, первый дешифратор 32, вгорой цемент 33 задержки, четвертьэй лемецт ИЛИ 34, первыйэлемент И 3э, пе 1)нэ,ц 36 и второй 37 триггеры, второй счетчик 38, генератор 39 импульсов, второй дешифратор40, одновибратор 41,Устройство работает следующим образом,Внешним сигналом "Сброс системныйчерез элемент ИЛИ 34 в блоке 13 вырабатывается установочный сигнал, который сбрасывает первый триггер 36,взводит второй триггер 37 и по линии26 поступает на установочные входыпервого счетчика и установочные входытриггеров 6. При этом с выхода второго триггера 37 формируется системныйсигнал Готовность" устройства и разрешается прием системного сигнала,"Запуск" на вход элемента И 35, с выхода первого триггера 36 формируетсяпотенциал чтения на линии запись -чтение 20 блока 13, которым блок 9памяти переводится в режим чтения, амультиплексор 8 устанавливается в положение связи системного адресноговхода устройства с адресным входомблока 9 памяти, работа стартстопногогенератора 39 в этом положении первого триггера 36 запрещена, по линии 26блока 13 осуществляется установка в1исходное ( нулевое ) состояние первогосчетчика 3 и установка в единичноесостояние триггеров 6, при этом с выхода триггера 6 разрешается работаэлементов 1 сравнения, но так как вданный момент с выхода ЦАП 2 поступает нулевой сигнал, то ни один изэлементов сравнения не срабатывает.Работа устройства в. режиме кодирования начинается с момента поступления сигнала по системной линии "За 5 150 О пуск", который через элемент И 35 ус- танавливает в единичное состояние первый триггер 36, сбрасывает второй триггер 37 и через элемент ИЛИ 315 производит установочный сброс второго счетчика 38. При этом с выхода второго триггера 37 снимается системный сигнал "Готовность" и блокируетсяэлемент И 35, Тем самым запрещается повторный запуск устройства до завершения полного цикла кодирования по всем каналам или до проведения операции системного сброса сигналом по линии системный сброс через элемент 5 ИЛИ 34. С выхода первого триггера 36 запускается стартстопный генератор 39, блок памяти 9 переводится в режим записи, мультиплексор 8 переключается на связь адресного входа блока памя ти 9 с двоичнокодированным выходом блока формирования приоритетного адреса 4.Стартстопный генератор 39 формиру ет тактовую серию импульсов, определяющую синхронный режим работы устройства, Период этой серии выбирается равным времени, достаточному для установления сигнала на выходе ЦАП 2 и срабатывания элементов 1 сравнения. 3 О Процесс кодирования аналоговых сигналов в устройстве осуществляется по смещенному алгоритму, сочетающему . в себе метод ступенчатого разворачи вания эталонной меры и метод после.довательных приближений (метод считывания или любой другой скоростной алгоритм). Метод разворачивания групповой ступенчатой эталонной меры при О нимается на первом этапе кодирования. Он позволяет разбивать входные каналы на группы по уровню сигналов. Кроме того, номера групп одновременно являются старшими разрядами кода пре образования аналоговых величин, так как разворачивание эталонной меры производится под управлением кода с выхода первого счетчика 3. В устройстве применен метод перекрытия шкал первой (разворачивание ) и второй (считываниеступеней кодирования, что позволяет снизить требования по , точности к элементам 1 сравнения. ЦАП 2 должен иметь точность, соответствующую точности всего устройства. Сопряжение шкал ступеней преобразования осуществляется с помощью сумматора 16. 26После запуска устройства процесс кодирования по каналам происходит Следующим образом, Импульсы с выхода стартстопного генератора 39 при отсутствии сигнала на линии Запрос" 24 с выхода элемента ИЛИ 5, что свидетельствует об отсутствии взведенных элементов сравнения, через элемент И 27 по линии "Счет" 25 поступают на счетный вход первого счетчика 3, После поступления первого импульса на выходе счетчика 3 появится код, соответствующий младшему разряду первой ступени кодирования. Этот код, преобразованный в аналоговый сигнал ЦАП 2, поступает на входы элементов 1 сравнения и на суммирующий вход суммирующего усилителя 11. При этом могут сработать элементы 1 сравнения, сигнал на входе которых оказывается менее сигнала на выходе ЦАП 2. Если срабатывания элементов сравнения не наблюдается, то через элемент И 27 на счетный вход первого счетчика 3 поступает следующий импульс, что приводит к наращиванию величины сигнала на выходе ЦАП 2. Этот процесс безостановочного разворачивания эталонной меры будет продолжаться до тех пор пока не сработает хотя бы один из элементов сравнения в блоке 1. В этом случае сигналом с выхода элемента ИЛИ 5 по линии "Запрос" 24 блокируется элемент И 27 и разрешается прохождение сигнала через элемент И 29. Одновременно срабатывание одного или более, элементов сравнения в блоке 1 на очередном этапе разворачивания эталонной меры с выхода ЦАП 2 вызывает появление сигналов на выходах блока формирования приоритетного адреса 4. При этом на двоичнокодированном выходе блока 4 формирования приоритетного адреса появляется двоично-кодированный адрес старшего по номеру из сработавших элементов сравнения, а на выходе единичного позиционного кода сигнал появляется на линии, соответствующей также старшему из сработавших элементов сравнения. Двоично-кодированный выход блока формирования приоритетного адреса является адресной шиной коммутатора 10 и через мультиплексор 8 блока 9 памяти. Соответствующая линия блока формирования приоритетного адреса 4 снимает блокировку с одноименного элемента И в группе элементов И 7, 1501026Далее схема устройства реализует алгоритм второй ступени кодирования ло уже адресованному с выхода блока 4 каналу. Тактовые импульсы с выхода5 старстопного генератора 39 через элемент И 29 начинают поступать на счетный вход второго счетчика 38. По мере заполнения счетчика через второй дешифратор 40 сначала вырабатывается управляющий импульс на линии Синхроимпульс коммутатора" 12, ло которому открывается адресованный канал аналогового коммутатора 1 О. Далее с выдержкой времени, необходимой для завершения переходных процессов на выходе НЧ-фпыра 14, вырабатывается сигнал на линии "Запуск АЦП" 21. АЦП 15 кодирует разностный сигнал между входным ло адресованному каналу и эталонным с выхода ЦАП 2, Результат кодирования подается на младшие разряды первого входа сумматора 16. На старшие разряды этого же входа подается знаковый разряд выходного кода 25 АЦП 15. С завершением процедуры кодирования АЦП 15 вырабатывается сигнал "Конец кодирования", который через первый элемент 23 задержки поступает на линию "Конец кодирования" АЦП 22 блока 13.,Величина задержки определяется из времени распространения сигнала через сумматор 16, В блоке 3 сигналом ло линии "Конец кодирования АЦП" 22 через элемент ИЛИ 30 форл35 мируется сигнал на линии Синхроимпульс" 19, которым данные с выхода сумматора 16 заносятся в блок 9 памяти. Кроме того, сигнал "Конец кодированиял с выхода первого элемента 23 40 задержки поступает на объединенные вторые входы элементов И группы элементов И 7, где он, проходя через разблокированный с выхода блока формирования приоритетного адреса 4 эле мент И, поступает ла установочный вход одноименного (одномерного ) триггера группы триггеров 6 и сбрасывает его. Сброс триггера н группе триггеров 6 вызывает запрет работы соответствующего элемента 1 сравнения. Таким образом, завершение кодирования на второй ступени преобразования ло каналу, выставившему запрос работы второй ступени через элемент ИЛИ55 5, приводит к сбросу соотнетствуюш- го элемента 1 сравнения, который т- перь сис жет сработать только с 1 едующсм цикле работы устройства, ч,л. Фтолько после новой установки соответствующего триггера в группе 6.Если на данной ступени разворачивания эталонной меры с выходе ЦАПсработало несколько элементов сравнения в группе 1, что является типовымслучаем, то снятие сигнала с выходаэлемента сравнения с обработанногоканала приводит к формированию навыходе блока 5 формирования приоритетного адреса нового адреса, которыйсоответствует номеру старшего из оставшихся сработавших элементов сравнения на данной ступени разворачивания эталона.Следует отметить, что сигналом полинии "Конец кодирования АЦП" 22 вблоке 13 через элемент ИЛИ 31 осуществляется сброс счетчика 38, черезкоторый реализуется программа работывторой ступени преобразования. Следовательно, по сигналуКонец кодирования" с выхода АЦП 15 осуществляетсязапись полученных данных в блок 9 памяти, формирование адреса следующегоканала, выставившего запрос на обслуживание второй ступенью преобразования на данном шаге разворачиванияэталонной меры первой ступени преобразования и новый запуск программатора работы второй ступени, если с выхода элемента ИЛИ 5 еще имеется запрос, т.е. если еще есть каналы, выставившие запрос на работу второйступени на данном такте разворачивания эталона с выхода ЦАП 2,Если же на выходе элемента ИЛИ 5сигнала нет, то по линии "Запрос" 24в блоке 13 блокируется элемент И 29и разблокируется элемент И 27. Вновьследующий тактовый импульс поступаетна счетный вход счетчика 3, что приведет к наращиванию на одну ступеньэталона первой ступени иЛеобразования.Вновь срабатывает какая-то группаэлементов сравнения в групе 1 ит.д. Далее устройство работает аналогично,Следует отметить, что первая ступень преобразования на каждом шагевыделяет группу каналов, входные сигналы которых отличны друг от друга неболее, чем на величину кванта разворачивания эталонного сигнала первойступени, Следовательно, в процессеобработки этих каналов второй ступенью преобразования, которая работает через аналоговый коммутатор 10.величина скачков напряжения на входеНЧ-фипьтра 14 пе будет превышать величины кванта разворачивания эталона первой ступени. Величина кванта эталона первой ступени должна превышать амплитуду помех по входу, так как в устройстве помехозащитой обладает только вторая ступень преобразования. Если принять, например, число разрядов (двоичных )первой ступени равными пяти, т,е. получить 31 ступень разворачивания эталона первой ступени, то при 20-вольтовом диапазоне уровень помех не должен превышать 0,65 В, что вполне реально. Кроме того, в процессе работы второй, помехозащищенной, ступени преобразования максимальные скачки напряжения впроцессе переключения аналогового коммутатора 10 не превысят 0,65 В, что сохранит линейный режим работы цепочки - суммирующий усилитель 11, фильтр НЧ 14, АЦП 15. Линейный режим. работы аналоговой измерительной, цепи и малые по амплитуде перепады напряжения позволяют существенно изучить динамику цепи, чем сохраняется воэможность установки группового фильтра НЧ при удовлетворительном быстродействии устройства. Механизм сравнения шкал первой и второй ступеней преобразования устройства реализуется сумматором 16. На второй вход этого сумматора, на старшие разряды, подается код с выхода первого счетчика 3. На остальные (мпадшие) разряды этого входа сумматора 16 подаются нули (эти разряды заземлены) . С помощью АЦП 15 кодИруются младшие разряды. Однако вследствие допустимости использования в блоке 1 быстродействующих, но низкоточньгх элементов сравнения возможно, что в число обрабатываемых на данном этапе разворачивания эталона первой ступс 1 ш ка 11 алоп попадут сигна лы, превышающие по величине один квант эталона первой ступени. Поэтому АЦП 15 должен иметь шкалу, превышающую величину одного кванта с выхода АЦП 2. В этом случае сумматор 16 должен работать как на сложение, так и на вычитание. Поскольку код с выхода счетчика 3 всегда положительный, то код с выхода АЦП 15 формируется дополнительный, но, так как он подается на младшие разрядя 1 первого вхо чтения осуществляется по системномусинхровходу "Чтение", сигнал с которого через элемент ИЛИ 30 поступает на выход "Синхроимпульс" 19 блока 3 и далее на синхровход бпока 9 памяти.55На фиг.3 приведена временная диаграмма процедуры кодирования по каналам.,Стрелками показана последовательность обработки кана 11 я второйступенью преобразования. пдексами О152025 30 35 40 45 да сумматора, то для сохранения пра- вила сложения необходимо значение знакового разряда распространять на все старшие разряды. Следует отметить, что поскольку схема построена так, что эталон первой ступени кодирования всегда опережает по величине входные сигналы обрабатываемых второй ступенью каналов, то обычно за исключением редких случаев код на выходе АЦП 15 должен быть отрицательным и на старшие разряды первого входа сумматора распространяется единица.Процесс кодирования устройства завершается с момента заполнения первого счетчика 3, выход которого по шине данных 17 поступает на вход дешифратора 32 в блоке 13. Сигнал с выхода дешифратора 32 поступает через элемент 33 задержки на второй вход элемента И 28. Величина задержки вырабатывается из условия достаточности для срабатывания элементов сравнения в группе 1 на последней ступени разворачивания эталонной меры первой ступени преобразования. По завершении обработки последнего канала последней ступени разворачивания эталонной меры снимается сигнал "Запрос" 24 и с выхода элемента И 28 запустится одновибратор 41, с выхода которого уже независимо от состояния входа сформируется сигнал сброса, который через элемент ИЛИ 34 действует аналогично сигналу системного сброса. Происходит установка устройства в исходное состояние.Чтение данных из блока 9 памяти осуществляется после анализа системной шины "Готовность". Чтение можно осуществлять йри наличии сигнала "Готовность", так как в этом случае блок 9 памяти находится в режиме чтения, а его адресный вход через мультиплексор 8 подключен к адресному входуустройства. Синхронизация процедурыТ и Т,Г обозначены соответственно время смены диапазона при переходе от одной степени разворачивания эталонной меры к другой и время кодиро 5 вания по каналу второй ступенью преобразования.На фиг.4 приведена временная диаграмма работы блока 13. В скобках (цифрами) обозначены номера линий и блоков в соответствии с обозначениями на фиг.1 и 2.Для выявления преимуществ данного устройства по сравнению с прототипомсравним их по уровню помехоэащищен ности на высоких частотах. Устройство-прототип не защищено от помех во всем диапазоне частот, вплоть до частоты Гр, крторая для сравнения элементной базы достигает значения 20 (520) ИГц. Для предложенного устройства при числе каналов М = 512 и средней точности (и 12), выбирая частоту полюса фильтра иэ компромиссных требований к быстродействию и 25 защищенности равной й р = 1000 К получаем Г=10 Гц, а Ер з 10 кГц. Следовательно, в диапазоне от 100 кГц до 10 КГц ( т.е. две декады ) уровень подавления помех по входу будет не хуже 20 дБ. В диапазоне 10-100 кГц уровень подавления помех будет возрастать от 3 до 20 дБ. В то же время при указанных условиях время установления сигнала на выходе группо 35 вого фильтра не превысит 10 мк Ске. Такое время может быть вполне компенсировано использованием быстродействующего АЦП например, АЦП считывания ), Спедовательно, устройство 40 при равном быстродействии на половине частотного диапазона, воспринимаемого устройством, аддитивных помех имеет уровень защищенности по входу на 20 дБ более, чем устройство-про тотип. Устройство может быть реализовано на микросхемах серий 594, 521, 574, 544, 1108, 1130, 1133.Формула изобретенияУстройство для ввода аналоговой информации, содержащее группу элементов сравнения, группу триггеров;группу элементов И, цифроаналоговый55 преобразователь, первый счетчик, блок формирования приоритетного адреса, первый элемент ИЛИ, мультиплексор, блок памяти, блок управления, причем первые информационные входы элементов сравнения являются информационными входами устройства, вторые информационные входы элементов сравнения подключены к выходу цифроаналогового преобразователя, входы которого соединены с выходами первого счетчика,выходы элементов сравнения подключены к входам блока формирования прио" ритетного адреса и входам первогоэлемента ИЛИ, стробирующие входы элементов сравнения соединены с выходами соответствующих триггеров группы, выходы элементов И группы соединены с К-входами соответствующих триггеров группы, первые входы элементов Игруппы соединены с соответствующими выходами единичного позиционного кода блока Формирования приоритетного адреса, двоично-кодированный выход которого подключен к первому информационному входу мультиплексора, вы"ход которого соединен с адресным входом блока памяти, выход которого является информационным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены аналоговый коммутатор, суммирующий усилитель, аналого-цифровой преобразователь, сумматор, первый элемент задержки, фильтр нижних частот, а блок управления содержит первый и второй триггеры, второй элемент задержки, 1второй, третий и четвертый элементы ИЛИ, первый и второй дешифраторы,одновибратор, с первого по четвертыйэлементы И, второй счетчик, генератОр импульсов, причем информационные входы коммутатора соединены с информационными входами устройства, выход коммутатора соединен с вычитающим входом суммирующего усилителя, суммирующий вход которого подключен к выходу цифроаналогового преобразователя, адресный вход коммутатора соединен с двоично-кодированным выходом блока формирования приоритетного адреса, синхропизирующий вход коммутатора подключен к первому выходу второго дешифратора, выход суммирующего усилителя через Фильтр нижних частот подключен к информационному входу аналого"цифрового преобразователя,информационные выходы которого соедииены с первой группой входов сумматора, вторая группа входов которого подключена к выходу знакового разряда аналого-цифрового преобразователя, третья группа входов сумматора подключена к выходу первого счетчика и входу пЕрвого дешифратора, четвертая группа входов сумматора соединена с шиной нулевого потенциала, выход сумматора подключен к информационному входу блока памяти, синхровход которого соединен с выходом второго элемента ИЛИ, вход записи-чтения блока памяти подключен к управляющему входу мультиплексора и выходу первого триггера, второй информационный вход мультиплексора является адресным вхо дом устройства, управляющий вход аналого-цифрового преобразователя соединен с вторым выходом второго дешифратора, выход "Конец кодирования" аналого-циФрового преобразователя че рез первый элемент задержки подключен к вторым входам элементов И группы и вторым входам второго и третьего элементов ИЛИ, выход первого элемента . , ИЛИ соединен с первыми инверсными 25 входами второго и четвертого элементов И и первым входом третьего элемента И, счетный вход первого счетчика подключен к выходу второго элемента И, установочный вход первого счет- ЗО чика соединен с Б-входами триггеров группы и выходом четвертого элемента 111 И, первый вход второго элемента ИЛИ является входом чтения устройства, входом запроса которого является первый вход нервого элемента И, второй вход которого соединен с выходом второго триггера и является выходом готовности устройства, установочным входом которого является второй вход четвертого элемента ИЛИ, первый вход которого соединен с выходом одновиб- ратора, вход которого подключен к выходу четвертого элемента И, второй вход которого через второй элементзадержки подключен к выходу первого дешифратора, выход первого элемента И соединен с первым входом третьего элемента ИЛИ, Б-входом первого триггера и к-входом второго триггера, выход четвертого элемента ИЛИ подключен к Б-входу второго триггера и К-входу первого триггера, выход которого подключен к входу генератора импульсов, выход которого соединен с вторыми входами второго и третьего элементов И, выход третьего элемента И подключен к счетному входу второго счетчика, установочньп вход которого соединен с выходом третьего элемента ИЛИ, выходы второго счетчика соединены с входами второго дешифратора.