Запоминающее устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1465911 19) 94 611 ОМИТЕТОЩРЦТИЯМ ф ГОСУДАРСТВЕНН 1 ПО ИЗОБРЕТЕНИЯМ ПРИ ГКНТ СССР ИСАНИЕ ИЗОБРЕТЕНИЯ 5 ЕИЮМт";.;";у ЬСТВУ РСКОМУ СВИ К ехничеса (Ленина)авченко,н о СССР 1978. СССР 1986(71) Ленинградский электрокий институт им,В.И.Ульяно(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТ (57) Изобретение относится лительной технике и может пользовано для сопряжения вычислительных устройств с разным быстродействием, Цель изобретения - расши"рение области применения устройстваза счет возможностипоследовательногочтения и записи информации. Поставленная цель достигается тем, чтоустройство содержит блок 7 фррмирования адресов, два счетных триггера12, 13, второй элемент ИЕ 17 ссоответствующими связями. Блок 7 фор"мирования адресов последовательноперебирает адреса всех элементов памяти блока 1 памяти по сигналам, выдаваемым счетными триггерами 12, 13.14659 1Изобретение относится к вычислительной технике .и может быть использовано для сопряжения вычислительных устройств с разным быстродействием,Цель изобретения - расширение аб" 5 ласти применения устройства за счет обеспечения возможности последовательного хения и записи информации.На фиг.1 представлена структурная схема запоминающего устройства; нафиг.2 - схема блока памяти на.фиг 3.д усхема блока формирования адреса; нафиг,4 " пример реализации элементапамяти.Запоминающее устройство содержит блок 1 памяти с адресными входами записи и чтения 2,3, информационными выходами записи и чтения 4, 5, инфармацианчыми входами б, блок 7 формирования адреса с входами управления чтением 8, 9 и записью 10, 11, первый 1" и второй 13 счетные триггеры, инверторы 14, 15 блока записи,первый 16 и второй 17 элементы И-НЕ,25 , элемент И 18, триггер 19 индикации окончания записи, состоящий из элемента И-ИЛИ-НЕ и инвертора,МДП-тран, зистарь 1 20-22 блока записи, нагрузочные элементы 23, 24 блока записи, вход 25 разрешения чтения, вход 26 разрешения записи, вход 27 начальнойустановки, информационный вход 28, выход 29 индикации окончания чтения, выход 30 индикации окончания записи.Блок 1 памяти (фиг.2) содержит 35элементы 31 памяти, МДП"транзисторы32-35 элементов выборки записи и чте ния, нагрузочные элементы 36-39,МДП-транзисторы 40, 41 элементов за-. писи. 40Блок 7 формирования адреса (фиг,З)состоит из элементов 31 памяти, первых 42 и вторых 43 элементов И, МДПтранзисторов 44-47, МДП-транэисторов48-50. 45Элементы 31 памяти (фиг,4) состоятиз МДП-транзисторов 51, 52 и элементов 53, 54 нагрузки.Запоминающее устройство функционирует следующим образом. 50Перед началом работы на вход 27начальной установки подается высокийпотенциал, в результате чего триггеры 12 и 13 и все элементы 31 памятисбрасываются в нулевое состояние, 55при этом на прямых входах-выходахэлементов 31 памяти, устанавливаютсявысокие, а на их инверсных входах"выходах - низкие потенциалы, В ис 11 2ходном состоянии на всех входах 25- 27 имеются; низкие потенциалы, при 1 этом на всех выходах триггеров 12 и 13 - низкие потенциалы, вследствие чего на адресных шинах 2 чтения и 3 записи также низкие потенциалы, на разрядных шинах 4,5 - высокие потенциалы, на выходах элементов 14-18 - низкие потенциалы, а значит, низкие потенциалы будут исхрдно и на выходах 29, 30. Описанное исходное состаяние соответствует пустому (очищенному ат информации) запоминающему устройству.Работа устройства начинается с записи информации в первый элемент 31.1 блока 1, Для этого информация выставляется на вход 28, а на вход 26 подается высокий потенциал, в результате чего переключается триггер 13 и на его первом выходе, т,е,/на входе 10 блока 7 появляется высокий потенциал. Этот потенциал открывает МДП-транзистор 44.п и низкий потенциал через цепь открытых МДП- транзисторов 49, 44.п и 46.п попадает на прямой вход-выход элемента 31.1 блокаи переключает ега в единичное состояние. При этом на инверсном входе-выходе элемента 31.1 блока 7 устанавливается высокий потенциал, который открывает МДП-. транзистор 50, и на прямой вход-выход элемента 31. (и+1) блока 7 через этот открытый МДП-транзистор поступает низкий потенциал, который переключает его в единичное состояние. При этом на инверсном входе-выходе элемента 31.(п+1) блока 7 устанавливается высокий потенциал, который открывает МДП-транзистор 48, включая тем самым элемент 31.п блока 7 в общую цепь элементов 31 блока 7. Кроме того, этоТ потенциал поступает на четвертый вход элемента 42.1, в результате чего на адресной, шине 2.1 записи появляется высокий потенциал, Этот потенциал открывает МДП-транзистары 32.1 и 34. 1, и низкий потенциал с одного из входов-выходов элемента 31.1 поступает на одну из разрядных шин 4 записи. В результате переключается элемент 16 и высокий потенциал с его выхода, пройдя через элемент 18, открывает МДП-транзисторы 20 и 21, после чего переключается один иэ инверторов 14 или 15 и на одном из информационных входов 6 появляется высокий потенциал, который открывает одиниз ИДП-транзисторов 41 или 40. Еслиинформация, записываемая в элемент31.1 блока 1 совпадает с хранившейсяв нем до этого, то процесс записизаканчивается, в противном случаепроисходит переключение элемента 31. 1 ф блока 1, при котором сначала низкийпотенциал появляется на обеих разрядных шинах 4 записи, а потом остается 10только на одной из них, В любом случае признаком окончания записи информации в элемент памяти являетсясовпадение высоких потенциалов навходе 6.1 и шине 4.0 записи или входе 6.0 и шине 4.1 записи. После этого происходит переключение триггера19, в результате которого на выходе.30 появляется высокий потенциал, чтоявляется признаком окончания переходных процессов в этой фазе записи.После этого на входе 26 снова вос,станавливается низкий потенциал, врезультате чего на выходах триггера13 и элемента 18 появляются низкие 2 бпотенциалы. Низкий потенциал на выходе элемента 18 закрывает МДП-транзисторы 20 и 21 и на входах обоихинверторов 14 и 15 появляются высокие, а на их выходах - низкие потен"циалы, которые, в свою очередь, закрывают входные ИДП-транзисторы 40.и 41. Низкий потенциал - на первомвыходе триггера 13, т.е. на входе10 блока 7, в который при этом закрывается МДП-транзистор 44.п, навыходе элемента 42.1 также появляется низкий потенциал, Теперь на всехадресных шинах 2 имеются низкие потенциалы и все ИДП-транзисторы 32 и 4 О34 закрываются, а на разрядных шинах4 появляются высокие потенциалы, навыходе элемента 16 - низкий потенциал,в результате чего происходит переключение триггера 19, которое вызывает 45появление низкого потенциала на выходе 30, что является признаком окончания переходных процессов в этойфазе записи.Запоминающее устройство оказывает- БОся в состоянии, аналогичном исходному, с той лишь разницей, что в егопервом элементе 31.1 памяти блока 1записана информация, а триггер 13находится теперь в единичном состоянии, как и элемент 31. 1 блока 7.Следующая подача высокого потенциала на вход 26 управления записьювызывает появление высокого потенциала на втором выходе триггера 13, т.е. высокий потенциал появляется теперь на входе 11 блока 7, где он открывает ИДП-транзистор 44.1, и низ" кий потенциал с прямого входа-выхода элемента 31.1 блока 7 через открытые ИДП-транзисторы 44,1 и 46.1 поступает на прямой вход-выход элемента 31.2 блока 7, что вызывает переключение последнего в единичное состояние, и на его инверсном входе- выходе устанавливается высокий потенциал, который вызывает появление такого же потенциала на выходе 42,2, те, на адресной шине 2.2 записи. Далее происходит непосредственная запись информации во второй элемент 31,2 памяти блока 1, и процесс завершается появлением высокого потенциала.на выходе 30.После этого на входе 26 вновь восстанавливается низкий потенциал и устройство возвращается в состояние, аналогичное исходному, однако теперь информация записана уже в первом 31.1 и втором 31.2 элементах памяти блока 1, соответственно, в ;единичном состоянии будут элементы 31.1 и 31.2 блока 7, а триггер 13 - в нулевом состоянии. Признаком завершения процесса возврата устройства в это состояние является появление низкого потенциала на выходе 30.Для чтения информации на вход 25 подается высокий потенциал, в резуль" тате чего переключается триггер 12 и на его первом выходе, т,ена входе 8 блока 7 появляется высокий потенциал. Этот потенциал открывает МДП-транзистор 45.п и низкий потенциал с инверсного входа-выхода элемента 31,п блока 7 через открытые МДП-транзисторы 45.п и 47,п прступает на инверсный вход-выход элемента 31. 1 блока 7, что вызывает его переключение в нулевое состояние, на его прямом входе-выходе устанавливается высокий потенциал, который вызывает появление высокого потенциала на выходе элемента 43,1, т.е. на адресной шине 3.1.Условием описанного переключения элемента 31.1 блока 7 является единичное состояние элемента 31.2 блока 7, высокий потенциал с инверсного входа-выхода которого открывает ИДП- транзистор 47.п, т,е. необходимо, чтобы информация предварительно былазаписана не только в элемент 31.1блока 1, но и в элемент 31.2 памятиблока 1.Высокий потенциал на адресной шине 3.1 открывает МДП-транзисторы33.1 и 35.1, и низкий потенциал содного из входов-выходов элемента31,1 памяти блока 1 поступает на соответствующую разрядную шину 5. 0 или 5. 1, 10в результате чего на выходе элемента17, т.е. на выходе 29, появляетсявысокий потенциал, что является приз-наком окончания переходных процессов в этой фазе чтения. 15После этого на входе 25 восстанавливается низкий потенциал, в результате чего на выходах триггера 12 такхе появляются низкие потенциалы, которые, поступив,на входы 3 и 9 управления блока 7 приводят к появлениютаких же потенциалов на выходах всехэлементов 43, т.е, на адресных шинах3 чтения, из-за чего закрываются всеМДП-транзисторы 33 и 35 и на обеих 2 Б;разрядных шинах 5 восстанавливаютсявысокие потенциалы что вызывает появление низкого потенциала на выходеьлемента 17, т.е. на выходе 29. Пасбеднее является признаком окончания 30ереходных процессов в этой фазе чтения.Теперь запоминающее устройствоказывается в состоянии, аналогичномсходному, причем его первый элемент31,1 блока 1 очищен (соответственно,первый элемент 31.1 блока 7 находитсянулевом состоянии), а триггер 121 находится в единичном состоянии,Следующая подача высокого потенциа на вход 25 вызывает появлениевысокого потенциала на втором выходетриггера 12, т.е. на.входе 9 управления блока 7, где открывается МДПтранзистор 45.1, и, если элемент 4531.1 блока 7 находится в единичномсостоянии и открыт МДП-транзистор67. 1, то потенциал с инверсного вхо.да-выхода элемента 31,1 блокапо"падает на инверсный вход-выход эле.мента 31.2 блока 7 и переводит егов нулевое состояние, что вызывает,как и в предыдущем случае, чтениеинформации из соответствующего элемента 31.2 памяти блока 1, котороезавершается появлением высокого потенциала на выходе 29,После этого на входе 25 сновавосстанавливается низкий потенциал и устройство переходит в состояние,аналогичное исходному, что завершается появлением низкого нотенциаланавыходе 29. Формула изобретения Запоминающее устройство, содержащее блок памяти, состоящий из и элементов памяти, где и - информационная емкость устройства, и пар элементов выборки записи на МДП-транзисторах, двух элементов записи на МДП-транзисторах и двух нагрузочных элементов, первые выводы которых подключены к шине питания устройства, а вторыек прямой и инверсной разрядным шинам записи блока памяти соответственно, которые подключены к токам МДП-транзисторов первого и второго элементов записи соответственно, истоки которых подключены к шине нулевого потенциала устройства, истоки МДП-транзисторов элементов выборки записи каждой пары подключены к прямой и инверсной . разрядным шинам записи блока памяти соответственно, а стоки соединены соответственно с прямым и инверсным входом-выходом соответствующих элементов памяти блока памяти, затворы МДП-транзисторов элементов выборки записи каждой пары объединены, пер-. вый элемент И-НЕ, входы которого подключены к прямой и инверсной разрядным шинам записи блока памяти, элемент И-ИЛИ-НЕ, инвертор, выход которого является выходом признака окончания записи устройства, а вход соединен с выхрдом элемента И-ИЛИ-НЕ, первый и второй входы первой группы которого соединены соответственно с выходами инвертора и первого элемента И-НЕ, первый и второй входы второй,группы соединены соответственно с прямой разрядной шиной записи блока памяти и затвором МДП-транзистора второго элемента записи блока .памяти, первый и второй входы третьей группы входов элемента И-ИЛИ-НЕ соединены соответственно с инверсной разрядной шиной записи блока памяти и затвором ЩП-транзистора второго элемента записи блока памяти, элемент И, первый вход которого соединен с выходом первого элемента И-НЕ, второй вход которого является входом разрешения записи устройства, блок записи, состоящий из трех МДП-транзисторов,двух нагрузочных элементов и двух инверторов, выходы которых соединены с затворами МДП-транзисторов первого и второго элементов записи блока па 5 мяти соответственно, входы первого и второго инверторов блока записи соединены с первыми выводами первого и второго нагрузочных элементов блока записи соответственно, вторые 10 выводы которых подключены к шине питания устройства, истоки первого и второго МДП-транзисторов блока записи соединены с входами первого и второго инверторов блока записи сост ветственно, затворы - с выходом эле-, мента И, а истоки - со стоком и затвором соответственно третьего МДП- транзистора блока записи, затвор которого является информационным входом устройства, а исток подключен к шине нулевого потенциала устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет возможности последовательного чтения и записи информации, устройство содержит второй элемент И-НЕ, два счетных триггера, счетный вход первого из которых является входом разрешения чтения, а 30 счетный вход второго соединен с вторым вхоДом элемента И, входы сброса счетных триггеров соединены с входами начальной установки элементов памяти блока памяти и являются входом начальной установки устройства, а в блок памяти введены третий и четвертый нагрузочные элементы и пары элементов выборки чтения на МДП-транзис- торах, истоки которых подключены к 40 прямой и инверсной разрядным шинам чтения блока памяти соответственнб, а стоки соединены соответственно с прямыми и инверсными входами-выхода- . ми соответствующих элементов памяти 45 блока памяти, первые выводы третьего и четвертого нагрузочных элементов блока памяти подключены к шине питания устройства, а вторые выводык прямой и инверсной разрядным шинам 50 чтения соответственно, которые соединены с соответствующими входами второго элемента И-НЕ, выход которого является выходом индикации окончания чтения устройства, блок формирования адресов, состоящий из Ь+1)-го элемента памяти, входы начальной установки которых соединены с входами сброса счетных триггеров, и групп МДП-транзисторов, и пар элементов И, трех МДП-транзисторов, выходы первых элементов И каждой д-й пары соединены с затвором МДП-транзисторов элементов выборки записи ь-й пары блока памяти, а выходы вторых элементов И каждой -й пары соединены с затворами МДП-транзисторов элементов выборки чтения х-й пары блока памяти, прямой и инверсный входы-выходы первого элемента памяти блока формирования адреса соединены с первыми входами элементов И п-й пары блока формирования адреса соответственно и с затворами первого и второго МДП-транзисторов (и)-й группы блока формирования адреса соответственно, истоки первого и второго МДП-транзисторов -й группы блока формирования адреса соединены со стоками третьего и четвертого МДП-транзисторов соответственно .-й группы блока формирования адреса, стоки первого и второго МДП-транзисторов и-й группы блока формирования адреса соединены с истоками третьего и четвертого МДП- транзисторов соответственно первой группы блока формирования адреса, а затворы соединены с первыми входами элементов И первой пары блока фор- Фмирования адреса, вторые входы которых соединены с затворами третьего и четвертого МДП-транзисторов и-й группы соответственно блока формирования адреса, прямой вход-выход и-го элемента памяти блока формирования адреса соединен с истоком первого МДП- транзистора блока формирования адреса, сток которого соединен с первым входом первого элемента И (и)-й пары блока формирования адреса, а затвор - с инверсным входом-выходом (п+1)-го элемента памяти блока формирования адреса, прямой вход-выход которого соединен. с затвором второго и стоком третьего МДП-транзисторов блока формирования адреса, истоки которых подключены к шине нулевого потенциала устройства, сток второго МДП-транзистора блока формирования адреса соединен с истоком третьего МДП-транзистора и-й группы блока формирования адреса, затвор третьего МДП-транзистора блока формирования адреса соединен с вторым входом первого элемента И первой пары блока формирования адреса, прямой и инверсный входы-выходы каждого -го9 1465 элемента памяти блока. формирования адреса, кроме первого, (и+1)-го и прямого входа-выхода п-го, соединены с первыми входами элементов И Я)"йБ пары соответственно блока формирования адреса и, кроме (п+1)-го, с вторыми входами второго и первого эле,ментов И ,-й пары соответственноблока формирования адреса, третьи ,1 О входы которых соединены с затворами четвертого и третьего ИДПтранзисто ров (х)"й группы соответственно блока формирования адреса, затворы первого и второго ИДП-транзисторов ,которой соединены с первыми входами элементов И 1-й пары соответственно блока формирования адреса, истоки третьего и четвертого ИДП-транзисторов каждой х-й группы, кроме пер" вой, блока формирования адреса соединены соответственно со стоками(х)-й группы блока формированияадреса, затвор первого МДП-транзис-.тора блока формирования адреса соединен с четвертым входом первогоэлемента И первой пары блока формированйя адреса, третьи входы вторыхэлементов И нечетных пар блока формирования адреса соединены с первымвыходом первого счетного триггера,второй выход которого соединен стретьими входами вторых элементов Ичетных пар блока формирования адреса, третьи входы первых элементовИ нечетных пар блока формированияадреса соединены с первым выходомвторого счетного триггера, второйвыход которого соединен с третьимивходами первых. элементов И четныхпар блока формирования адреса.. 1465911 Составитель С.Королев орректор М.Шаров роиэводственно-издательский комбинат "Патент", г. Узгород, ул. Гагарина, 101 едактор А.Маковская Техред И,ДидыеееЕ Заказ 950/51 Тираж 558ВНБИПИ Государственного комитета.по изобретения113035, Москва Ж, Раушская одписноеи открытиям при ГКНТ СССРб., д. 4/5