Буферное запоминающее устройство

СОЮЗ СОВЕТСНИХСОЯИАЛИСТИЧЕСНИХРЕСПУБЛИН 50 4 С 11 С 19/О ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетельство СССРУ 515154, кл. С 06 Р 12/00, 1976.Авторское свидетельство СССРУ 1111202, кл. С 06 Р 12/00, 1984,(54)(57) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее первый блок памяти, информационные выходы которогоподключены к входам первой группыпервого регистра, выходы которогоявляются информационными выходамиустройства, адресные входы первойи второй групп первого блока памятисоединены соответственно с выходамисчетчика адресов записи и счетчикаадресов чтения, счетные входы которых соединены соответственно с вхо- .дами прямого и обратного счета реверсивного счетчика, выходы которогоподключены к входам первого дешифратора, выходы которого являются первым и вторым управляющими выходамиустройства, установочные входы счетчиков адресов записи, чтения и ре- .версивного счетчика объединены иявляются установочными входами устройства, о т л и ч а ю щ е е с ятем, что, с целью повышения информационной емкости устройства, в неговведены первый и второй коммутаторы,второй и третий дешифраторы, вычитающий счетчик, второй регистр, второйблок памяти, первый и второй элементы ИЛИ, блок управления, причем информационные входы первого блока БЦ 1465912 А 1 памяти соединены с выходами первого коммутатора, входы которого являются информационными входами устройства, первый вход блока управления соеди нен с входом записи второго регистра и является первым управляющим входом устройства, второй вход блока управления соединен с входом сброса первого регистра и является вторым управляющим входом устройства, входы записи первого регистра соединены соответственно с выходами второго дгшифратора и первым выходом блока управления, второй выход которого подключен к входу стробирования второго дешифратора и первому входу пер- а ного элемента ИЛИ, второй вход которого соединен с третьим выходом блока управления, четвертый выход которого подключен к первому управляющему входу первого блока памяти, входу 1стробирования третьего дешифратора, счетному входу счетчика адресов за-. писи и первому входу второго элемен- Д, та ИЛИ, выход которого соединен со ау счетным входом вычитающего счетчика, р а второй вход подключен к выходу первого элемента ИЛИ и счетному входу1 вщй счетчика адресов чтения, вход записи вычитающего счетчика соединен с шес- ф тым выходом блока управления, пятый выход которого является третьим управляющим выходом устройства, инфор-, мационные входы вычитающего счетчика соединены с выходами второго блока памяти, выходы группы вычитающегоЬ. счетчика соединены с входами . групп второго и третьего дешифраторов, выходы третьего дешифратора подключены к управляющим входам первого коммутатора, адресные входы второго блока1465912 памяти соецинены с выходами второгокоммутатора, входы первой и второйгрупп которого соединены соответстВенно с выходами второго регистра исоответствующими выходами первогорегистра, управляющий вход второгоКоммутатора соединен с вторым управ,ляющим входом первого блока памяти 1Изобретение относится к вычислительной технике.Цель изобретения - повышение информационной емкости устройства.На фиг,1 приведена структурная схема буферного запоминающего уст" ройства; на фиг,2 - структурная схе.ма блока управления; на фиг,3 " то же, блока памяти.Устройство содержит первый блок 1 памяти, первый регистр 2, первый коммутатор 3, информационные входы ,4 и выходы 5, счетчик 6 ацресов записи, счетчик 7 адресов .чтения, реверсивный счетчик 8, первый 9, вгорой 10 и третий 11 дешифраторы, вычитающий счетчик 12, второй блок 13 памяти, второй коммутатор 14, второй регистр 15, второй 16 и первый 17 элементы ИЛИ, блок 18 управления, входы 19, 20 управления., выходы 21- 23 управления, вход 24 установки.В одном из вариантов блок 18 управления может содержать триггеры 25, 26, элементы ИЛИ 27"29, элемен - ты 30-34 задержки, элементы 35-37,Б одном из вариантов блок 1 памя ти может содержать накопитель 38, коммутатор 39, элемент 40 задержки и формирователь 41.Устройство работает следующим образом.Перед началом работы сигналом по входу 24 установки счетчики 6-8 и триггер 25 блока 18 управ. пения устанавливаются в нулевое состояние.Высокий уровень на выходе 23 уп-. равления устройства свидетельствует о том, что устройство готово к выполнению одной из двух операций; записи данных или чтения данных. Низкий и седьмым выходом блока управления,третий вход которого соединен с выходом вычитающего счетчика, информационные входы второго регистра соединены с одними из входов первого коммутатора, четвертый вход блока управления подключен к установочному входу устройства. уровень сигнала на выходе 23 свидетельствует о том, что устройство занято выполнением операции и обращение к нему запрещено,5 Сигналы на выходах 21 и 22 управления устройства, т,е. на выходахдешифратора 9, являются сигналамисостояния блока памяти - пуст и заполнен соответственно.10При выполнении операции записизалисываемые данные поступают на входы 4 устройства в сопровождении сигнала запроса на входе 19. Сигнал запроса на входе 19 переписывает дан-ные с первой группы входов 4 (кодадреса объекта) в регистр 15 и поступает на вход блока 18 управления,где устанавливает в единичное состоя"ние триггер 26 и, проходя через элемент ИЛИ 27, устанавливает в единичное состояние триггер 25. Сигнал запроса записи поступает также на входэлемента ИЛИ 28 блока 18 управленияи, проходя элемент 30 задержки, навход записи счетчика 12. По этомусигналу в счетчик 12 записываетсякод длины сообщения, подлежащего за,писи в блок 1 памяти. Коды длины,сообщения считываются из блока 13памяти (постоянное запоминающее устройство) по адресу, хранящемуся навыходах регистра 15, через открытыйдля него в данный момент коммутатор14. Сигнал на выходе элемента 30З 5 задержки, проходя через элементИЛИ 29, элемент 31 задержки, элементы И 37, 35, поступает на вход управления блока 1 памяти и на вход стробирования дешифратора 11, выходнойсигнал которого подключает соответствующую группу входов 4 через коммутатор 3 к информационным входам блока 1 памяти. Высокий уровень сигнала на прямом выходе триггера 25 подклю.-. чает к адресным входам накопителя 38 блока 1 памяти через коммутатор 39: выходы счетчика 6 адресов записи. Сигнал на входе управления блока 1 памяти, проходя через элемент 40 задержки и формирователь 41, осущестг .вляет запись в накопитель данных по адресу, сформированному на счетчике 6. Задним фронтом сигнала на выходе элемента И 35 производится модификация (добавляется единица) счетчика 6 адресов записи и счетчика 8 объема. Задним фронтом этого сигнала, проходящего через элемент ИЛИ 18, производится модификация (вычитается единица) счетчика 12. Сигнал на выходе элемента И 37, проходя через элемент 32 задержки, элемент ИЛИ 29, вызывает появление на выходе элемента И 35 следующего сигнала опроса дешифратора 11, по которому затем производится запись в блок 1 памяти данных с второй группы входов 4. Запись данных в этом случае производится ана-. логично описанному выше. Циклы записи повторяются до тех пор, пока на выходе "заема" счетчика 12 не появится сигнал, который установит в нуле. вое состояние триггер 25 блока 18 управления, высокий уровень сигнала на выходе которого свидетельствует о готовности устройства к выполнению следующей операции записи или чтения данных.При вычислении операции чтения данных сигнал запроса поступает на вход 20 устройства, по которому производится сброс в нулевое состояние триггера 2, установка в единичноесостояние триггера 25 и в нулевоесостояние - триггера 26 блока 18управления. Низкий уровень сигналана прямом выходе триггера 26 подключает через коммутатор 39 к адресным входам накопителя 38 выходы счетчика 7 адресов чтения. Сигнал с входа 20, проходя элемент 33 задержки,осуществляет запись считанной изблока 1 памяти первой части сообщения (адресный признак) в первую группу разрядов регистра 2, выходные 15 сигналы с которых через открытый дляних коммутатор 14 поступают на адресные входы блока 13 памяти, Сигнал свыхода элемента 30 задержки переписывает считанный из блока 13 памяти 20 код длины сообщения с счетчик 12,после чего сигналом с выхода элемента 34 задержки через элементы ИЛИ 16,1 производится модификация счетчика 7 адресов чтения (добавляется 25 единица), счетчика 8 (вычитаетсяединица) и счетчика 12 (вычитаетсяединица). Сигнал с выхода элемента30 задержки через элемент ИЛИ 29,элемент 31 задержки, элементы И 37, ЗО 36 воздействует на вход стробированиядешифратора 10, выходной сигнал которого записывает следующую часть со"общения во вторую группу разрядоврегистра 2, после чего производитсяаналогичная описанной выше модификация содержимого счетчиков 7, 8, 12,Процесс чтения последующих частейсообщения продолжается до появлениясигнала на выходе "заема" счетчика 4 О 12, который сбросит в исходное состояние триггер 25 блока 18 управления.-1465912 СоставительРедактор АЛаковскан Техред И,.Дидь Корректор И,Демчик Заказ 950/51 Тираж 558 ПодписноеВНЯИПБ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Иосква, Ж, Раушекая наб д. 4/5 омбинат "Патент", г, Ужгород, ул. Гагарина,1 тель роиэводствен