298934

298934 ОП ИСАНИ ЕИЗОБРЕТЕ Н ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических РесоубликЗависимое от авт. свидетельства-Заявлено 27,Ч 11.1969 ( 1359298/18с присоединением заявки-1 ПК С 06 1 Комитет по делам изобретений и открыти ори Совете Министров СССРриоритет -ллетень11 ДК 681.326,34(088 иковано 16. 1.1971 ата опубликования описания 11 Ч.19 Авторыизобретения РС ГССОЗНАЛБ 11; /- "; З.т АА, А. в, В. С. Лапин и В, Н. Майд Заявитель ЕЛЕКТОРНЫЙ КАНА Изобретение относится к цифровым вычислительным системам и, в частности, к организации селекторного канала обмена данными между устройствами системы.Известен селекторный,канал, содержащий блок сопряжения канала с вычислительным устройством, блок сопряжения канала с устройством управления памятью, блок сопряжения канала с внешними устройствами, регистр счета данных, первый регистр адреса данных, регистр адреоа команды, регистр адреса внешнего устройства, регистр ключа защиты, регистр флажков, регистр кода операции,;первый регистр данных, второй регистр данныхсумматор, счетчик байтов с дешифратором и первый дешифратор кода операции,Предлагаемое устройство отличается тем, что в него введены второй дешифратор кода операции, триггер фороированного режима работы, триггер, режима работы с форматом в два байта, триггер режима работы с форматом в четыре байта, триггер дуплексного режима работы, триггер предварительной выборки, дешифратор адреса внешнего устройства, триггер режима память - память, второй репистр адреса данных, третий регистр данньгх. Выход регистра кода операции соединен со входом второго дешифратора кода операции, выходы которого подключены ко входам триггеров режима работы. Выход триггера форсированного режима работы подключен ко входу триггера предварительной выборки и ко входу блока сопряжения канала с внешнвми устройствами. Выходы триггеров режима работы с форматом в два и четыре байта соединены со входом первого регистра данных, "о входами счетчика байтов, со входом блошка сопряжения канала с внешними устройствами. Выход триггера дуплексного режима работы,соеди 1 нен со входами первого, второго и третьего регистров данных, со входом блока сопряжения канала с внешними устройствами, со входом триггера предварительной выборки, со входами первого и второго регистра адреса данных и со входом триггера предварительной выборки, выход которого соединен с шиной продварительной выборки блоков основной памяти. Выход блока сопряжения канала с вычислительным устройством соединен со входом дешифратора адреса внешнего устройства. Выход дешифратора соединен со входом триггера режима память - память, выход которого соединен с шиной низшего приоритета канала, Выход второго регистра адреса данных соединен со входом блока сопряжения канала с памятью и со входом сумматора, Выход третьего регистра данных соединен со входом второго регистра данных и со входом блока сопряжения канала ЗО с памятью.5 о 15 20 25 35 40 45 50 55 60 65 Это позволяет увеличить пропускную способность канала между основной памятью вычислительного устройства и высокоскоростными внешними устройствами, упростить устрой.ство управления и увеличить скорость обменамежду основной и расширенной памятями,На фиг, 1 приведена блок-схема вычислительной системы с селекторным каналом; нафиг. 2 - блок-схема селекторнснго канала.Схемы содержат вычислительное устройство 1, осцовную оперативную память 2 с высоким быстродействием, расширенную оперативную память 3, продолжающую основную память и реализующую весь потенциал адресации в системе, у"тройство 4 управления памятью, селекторный канал 5 сопряжение 6аанала с вычислительным устройством, сопряжение 7 канала с памятью, сопрякение 8 канала с внешними устройствами, устройство 9управления внешними устройствами, внешниеустройства 10, блок 11 сонряжения каналавычислительным у 1 стройством, регистр 12 адреса внешнего устройства, дешифратор 13 адреса внешнего устройства, триггер 14 обменапамять - память, репистр 15,ключа защиты,первый регистр 16 андреса данных (адрес выборки данных), сумматор 17, регистр 18 кодаоперации, регистр 19 флажков, регистр 20 счета данных, первый дешифратор 21 кода операции, триггер 22 направления обмена, регистр23 адреса команды, блок 24,:опряжения канала с памятью, второй репистр 25 адреса данных (адрес запоминалания,данньгх), первый регистр 26 данных, второй регистр 27 данных,третий репистр 28 данных, второй дешифратор 29 кода операции, триггер 30 дуплексногорежима работы, счетчик байтов 31 с дешифратором, шину. 32 дешифратора счетчика данных, триггер 33 предварительной выборки следующего блока памяти при удовлетворениитребования от канала предыдущим блокомпамяти, шину 34 предварительной выборки,щину 35 низшего прпоритета канала, вентили36, шину 37 данных сопряжения канала свнешними у 1 стройствами, триггер 38 форсированного режима работы, триггер 39 режимаработы с форматом в два байта, триггер 40режима работы с форматом в четыре байта иблок 41 сопряжения кацапа с Внешними уст.ройствами,Адресное слово канала содержит 32 разряда О - 31 (разряды О - 3 - разряды ключа защиты, разряды 8 - 31 - андрес управляющегослова канала).Управляющее слово канала содержит 64разряда О - 63, причем в разрядах О - 7 записан код операции, в разрядах 8 - 31 - адресданных, в разрядах 32 - 36 - разряды флажков, в разрядах 47 - 63 - разряды счета данных.Инструкция содержит 32 разряда О - 31,причем р аз ряды О - 7 - р аз ряды тип а инстру кции, разряды 16 - 18 - адрес канала, разряды24 - 31 - адрес внешнего устройства.Для обмена данными между устройствами памяти инструкция, (выбранная из памяти 2, направляется в,канал 5 посредством сопряжения б через блок 11, Разряды 24 - 31 инструкции поступают на регистр 12 и одновременно на дешифратор 13, который устанавливает триггер 14 обмена память - память. Затем канал 5 организует выборщику из памяти 2 адреоного слова канала, разря,ы 8 - 31 которогз ,поступают на регистр 16, а разряды О - 3 - на регистр 15. По адресу, принятому на регистр 16, организуется выборка из памяти 2 первого управляющего слова посредством сопряжения 7. Одновременно с выборкой первого управляющего слова содержимое регистра 16 напрявляется на сумматор 17 для модификации адреса. Модифицированный адрес заносится на регистр 23. Разряды О -выбраниого перьвого управляющего слова принимаются па регистр 18, разряды 8 - 31 - на регистр 16, разряды 32 - 36 - на регистр 19 и разряды 47 - 63 - на региспр 20. Разряды О - 7 первого управляющего слова посредством дешифратора 21 определяют направление обмена данными, устанавливая триггер 22. Для обмена память - память выбирается второе управляющее слово по модифицированному адресу, находящемуся на регистре 23. Разряды О - 7 зыОранного второго управляющего слова поступают на регистр 18, разряды 8 - 31 - на регистр 25, разряды 32 - 36 - на регистр Б, а разряды 47 - 63 не имеют значения,При соответствии второго управляющего слова первому, определяемому дешифратором 21, начинается обмен между устройствами папяти. Например, при передаче данных из основной в расширенную память адрес с регистра 16 направляется в устройство 4 через блок 24, и возбуждается шина 35 низшего приоритета. Выбрацные,из основной памяти данные через блок 24 принимаются ца реги"тр 26, далее производится их перепись на регистр 28 и с ретистра 28 на регистр 27.Сойеркимое регистра 27 посылается в расширенную память по адресу, хранимому н,а регистре 25, Затем производится модификация адресов основной и расширенной памяти с помощью сумматора 17 для дальнейшего обмена данными. После модификации адресов производится уменьшение сойеркимого регистра 20 счета данных, нуль которого фиксирует окончание обметана. Пересылка данных из расширенной в основную память происходит аналогичным образом.После установления связи селекторного канала с выбранцым внешним устройством содержимое регистра 18 поступает на дешифратор 29, который определяет дуплексный режим работы установкой триггера 30. В этом режиме работы данные выбираются нз основной памяти по адресу, который хранится в регистре 16 и направляются,на регистр 28. Из регистра 28 данные пересылаются на регистр 27. Одновременно,содержимое регистра 16 переписывается на регистр 25 для хранения адреса, по которому,в дальнейшем происходит запоминание данных, считанных с внешнего уст,ройства а.Содержимое реги"тра 16 модифицируется посредством сумматора 17, и последующая выборка данных из основной памяти осуществляется по модифицированному адресу, а выбранные данные принимаются на регистр 28,Данные, считанные с внешнего устройства, поступают через вентиль Зб на регистр 26, причем данные поступают последовательно размером в один, два или четыре оайта в зависимости от признака формата обмена данными, указанного в разрядах О - 7 управляющего слова канала при помощи дешифратора 29,Синхронно с приемом:на регистр 26 про 1 изводится выдача данных с регистра 27,во внешпее устройство через блок 41, причем последовательность приема и выдачи данных определяется дешифратором счетчика байтов 31 посредством шины 32, Счетчик байтов Л модифицируется в зависимости от работы с различными форматами данных и определяет моменты заполнения регистра 26 и освобождения регистра 27,После завершения выдачи данных из регистра 27 данные из регистра 28 заносятся на репи,"тр 27; в свою очередь, содержимое репистра 2 б,переписывается на регистр 28 и запоминается в основной памяти по адресу, хранимому в регистре 26, содержимое регистра 20 счета данных уменьшается на единицу и содержимое регистра 16 переписывается на репистр 26,Вышеописанная процедура модификации содержимого регистра 16, выбора(и по модифици 1 рованному адресу данных на регистр 28, приема на регистр 26, выдачи с регистра 27 повторяет"я до тех пор, пока содержимое регистра счета данных не станет равным нулю, причем при обмене форматом в два и четыре байта включается механизм предварительной выборки, т. е, устанавливается триггер 38 предварительной выборки блоков основной памяти, воз(буждающей шину 34 предварительной выборки, спомощью которой обеспечивается устройством 4 непрерывность функционирования канала,Обмен данными мея(ду основной памятью процессора и внешними устройствами в форсврованном режиме, например передача данных из основной памяти во внешнее устройство осуществляется через блок 24 с использованием регистров 26 - 28, через блоч( 41 и .даслее через шины сопряжения канала с внешними устройствами.Передача данных из внешнего устройства в основную память осуществляется через блок 41 с использованиел репостров 26, 27 и 28, че 10 15 20 25 Зо 35 40 45 50 55 рез блок 24 и далее через шины сопряженияканала с памятью. П р едмет из о бр етения Селекторный канал, содержащий блок сопряжения канала с вычислительным устройством, блок сопряжения канала с памятью, блок сопряжения канала с внешними устройствами, регистр адреса данных, регистр адреса команды, регистр адреса внешнего устройства, регистр кода операции, регистры данных, сумматор"четчик байтов, дешифратор кола операции, отличающийся тем, что, с целью увеличения пропускной способности канала между основной памятью вычислительного устройства,н,высокоскоростными внешнимн устройствами, в него введены второй дешифратор кода операции, триггер форсированного режима работы, триггер режима,работы с форматом в два байта, триггер режима работы с форматом четыре байта, трч 1 ггер дуплексного режима работы, триггер предварительной вь 1- борки, дешифратор адреса внешнего устрой. ства, триггер режима память - память, второй регистр адреса данных, третий регистр данных; выход регистра кода операции соединен со входом второго дешпфратора кола операции, выходы которого подключены ко входам триггеров режима работы, выход триггера форсированного режима работы;подключен ко входу триггера предварительной выборки и ко входу блока сопряжения канала с внешними устройствами, выходы триггеров режима работы с форматом в лва и четыре оайта соединены со в.(одом первого регистра данных, со входами счетчика байтсв, со входом олока сопряжения канала с внешними устройствамн, выход триггера дуплексного режима работы :оелинон со входами первого, второго и третьего регистров данных, со входом блока сопряхкения канала с внешними устройствами, сд входом триггера прелварительной выборки, со входами первого и,второго регистра адреса данных и со входом триггера предварительной выборки, выход которого соединен с шиной прслварительной выборки блоков основной памяти, выход блока "опряжения канала с вь 1- числительным устройством соединен со входом летпнфратора адреса внешнего устройства, выход дешифратора соединен со входом триггера режима память - память, выход которого соелинен с шиной низшего приоритета канала, выход второго регистра адреса данных "оединен со входом блока сопряжения канала с памятью и со входом сумматора. выход третьего регистра данных соединен со вхолом второго регистра даннык и со входом блока сопряжения канала с памятью.298934 Составитель И. В. ДолгушеваЕ. В. Семанова Техред Н. И. Наумова Корректор А. П. Васильева едакт ип, Харьк. л. пред. Патент Заказ 07/456ЦНИИПИ Коми Изд,339 Тираж 473 Подписноеа по делам изобретений и открытий при Совете Министров ГССР Москва, Ж.35, Раушская наб., д. 4/5