Логическое запоминающее устройство

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУР23 Приоритет -енинградский ордена Ленина электротехнический институ кч. В,И.Ульянова (Ленина)(54) ЛОГИЧЕСКОЕ ЗАПОМИНЛЩЕЕ УСТРОЙСТВ ввытения явл стния при нания-дек ррентным ностью О,киедекокоДо Изобретение озим устройствам,Известно логическое запоминающееустройство, содержащее дешифратор адреса, блок памяти, соединенный информационными входами с выходами управляющих логических блоков, регистр адреса, регистр слона, управляющие шины Ь 3,Недостатком этого устройства является невозможность выполнения операций кодирования-декодирования информации рекурентным (сверточным) кодом с избыточностью 05Наиболее близким техническим решением к изобретению является логическое запоминающее устройство, содержащее модуль памяти, состоящий из регистра адреса, соединенного с дешифраторсм адреса, выходы которого подключены к входам матрицы памяти, управляющие логические блоки, элементы Илевого сдвига на один разряд, регистрслова, элементы И анализа состояниярегистра слова, элементы ИЛИ, триггер анализа содержимого регистра слова, управляющие шины.Это устройство выполняет логичесоперации, операции кодированиядирования информации циклическимм "с исправлением одной ошибки. Кроме того, данное логическое эапоминаюцее устройство может выпол-, нять операцию кодиронания-декодирования информации рекуррентным (сверточным) кодом с избыточностью 0,5. При этсм исключается возможность размножения ошибок 12) .Недостатком этого устройства я ляется низкое быстродействие при полнении операций кодиронания-декодиронания информации рекуррентным (сверточным) кодом с избыточностью 0,5.Целью изобре я ичение быстродей и операций кодиро од информации реку ( ым) кодом с избыточ 5 Поставленная цель достигается тем что в,логическое запоминающее устрой ство, содержащее накопитель, оснонной регистр числа, блок анализа информации, логические блоки, элементы ИЛИ; первую и вторую группы элементов И, причем информационные входы накопителя подключены к выходам логических блокон, входы которых соединены с выходами элементон ИЛИ, одни иэ входов которых подключены к выходам элементон И первой и40 Формула изобретения Логическое запоминающее устройство, содержащее накопитель, основной регистр числа, блок анализа информации,.логические блоки, элементы ИЛИ, первую и вторую группы эле" ментов И, причем информационные входы накопителя подключены к выходам логических блоков, входы которых совдинены с выходами элементов ИЛИ, одни из входов которых подключены но при правом сдвиге на с 1 разрядови образовании полинсма ошибки, счет чик 20 контрольных символов, регистр21 числа, дополнительный д-разрядный регистр 22 числа, пятую 23, шестую 24 и седьмую 25 группы элементов И, используемые при выполнениисуммирования по модулю два и при прямом чтении из накопителя 2, управляющие входы и выходы устройства26 59. 10информационный вход 3 -го элемента И 18 (где 1-(п+1)-и) подключенк (3 -п+д) -му выходу регистра 22, информационный вход К-го элемента И 18(где К-.1-(п-в) подключен к (К+0) -му 15выходу регистра 21. Первый информационный вход 1-го элемента И 19подключен к (1-и+О)-му выходу регистра 22, первый информационныйвход К-го элемента И 19 подключен к(К+6)-му выходу регистра 21., второйинформационный вход 1-го элементаИ 19 (где 1.-1-п) подключен к л -мувыходу регистра 21,Память распределена следующим образом (фиг.2),В ячейках первого сегмента хранятся п-разрядные слова информационных символов. В ячейках второго сегмента хранятся слова контрольныхсимволов, формируемых при кодировании,З 0или слова проверочных символов, формируемых при декодировании. В ячейках третьего сегмента хранятся словаконтрольных символов, принятых придекодировании. Первый разряд памяти 35является старше, т,е, память заполняется справа налево.В качестве примера для пояснения работы логического запоминающегоустройства рассмотрим реализациювновь введенных операций.Правый логический сдвиг на дразрядов.Рассмотрим эту операцию над содержимым 1 сегмента памяти. В исходном состоянии на счетчиках 4 и 5установлены адреса ячеек А и В;первого и второго сегментов накойителя 2 соответственно, По сигналуна входе 59 содержимое ячейки А через элементы И 24 заносится в регистр 21. После чего значение счетчика 4 увеличивается на единицу подачей сигнала на вход 27 и содержимоестарших (1-й) разрядов ячейки А;,посигналу на входе 41 через элемейтыИ 25 заносится в регистр 22, Посигналу на входе 47 через элементыИ 18 производится запись содержимого Й разрядов регистра 22 и(п-(И+1 младших разрядов регистра 21 в ячейку памяти Впо адресу,установленному на счетчйке 7,Образование полинома ошибки.Информация, над которой производится указанная операция, расположена 65 во втором сегменте, а результат операции помещается в третий сегмент накопителя 2. В исходном состоянии насчетчиках 5 и б установлены адресаячеек В и С второго и третьего сег 1ментов соответственно. В регистре21 находится операнд Х, считанныйпо адресу В, установленному на счетчике 5, а в регистре 22 находится Йстарших разрядов операнда У, считанного по адресу Всчетчика 5, увеличенного на едийицу. По сигналу навходе 48 производится логическоеумножение на элементах И 19 Й разрядов операнда У и (и-Й+11 младшихразрядов операнда Х на и разрядовоперанда Х. Под действием сигналовна входах 50-53 результат записывается в ячейку СА третьего сегмента накопителя 2 по адресу, установленному на счетчике б.Сумма по модулю два.В исходнск состоянии операнд Х.считанный из ячейки Ак первого сегмента находится на регистре 21, аоперанд У - в ячейке Ввторогосегмента накопителя 2. По сигналуна входе 49 операнд У, считанный изячейки Вк, подается на счетные входырегистра 21 через элементы И 23, врезультате чего в регистре 21 устанавливается код, значение которогоравно сумме по модулю два междуоперандами Х и У. Результат по сигналам на входах 45 и 50-53 записывается в ячейку памяти,Преимущество предлагаемого устройства заключается в том, что операция логического сдвига на д разрядов производится в п раз,операциясуммы по модулю два примерно в 5 раз,операция проверки логического условия - в 7 раз, операция установкиадреса сегмента - в 2 раза быстрее,чем в известной. Это позволяет производить кодирование и декодирование информации поименно в (0,46 п++ 2,3) раза быстрее по сравнению сизвестным. Кроме того, расширенаобласть применения устройства засчет введения схем, позволяющихпроизводить преобразования последовательного кода в параллельный иобратно.к выходам элементов И первой и второй групп, выходы основного регистра числа подключены к входам блокаанализа информации и к информационным входам элементов И первой, груп-.пы и элементов И второй группы, кроме последнего, управляющие входы которых соединены с одними из управляющих входов устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устрбйства,в него введены мультиплексор, первый ивторой дешифраторы, первый, второй итретий счетчики адреса, элементы И,триггеры, счетчик контрольных символов, дополнительный регистр числаи группы элементов И с третьей поседьмую, причем адресные входы накопителя подключены к выходам мультиплексора, информационные входы которого соединены с выходами счетчиковадреса, входы первого и второго дешифраторов подключены соответственнок выходам первого и третьего счетчиков адреса, выход первого элементаИ подключен к первому входу первоготриггера, выход которого соединен синфомационным входОм последнего элемента И второй группы, информационный вход второго элемента И соединенс информационным входом первого элемента И первой группы, управляющийвход - с одним из управляющих входов устройства, а выход - с входомвторого триггера, выход которогосоединен с первым входом третьегоэлемента И, выходы элементов И третьей и четвертой групп подключенык другим входам элементов ИЛИ, выходы дополнительного регистра числасоединены с информационными входами одних элементов И третьей Фруппы ис первыми информационными входамиодних из эле ентовИ четвертой группы, выходы накопителя подключенык информационным входам элементов И5 пятой, шестой и седьмой групп, выходы элементов пятой группы соединены с одними из входов основного регистра числа, другие входы которогоподключены к выходам элементов И10 шестой группы, а выходы - к вторьминформационным входам других элементов И четвертой группы, информационным входам других элементов И треть"ей группы и первым информационным15 входам элементов И четвертой группы,выходы элементов И седьмой группысоединены с входами дополнительногорегистра числа, управляющие входыМультиплексора, дешифраторов, первого0 и второго элементов И, второй и третий входы третьего элемента. И, входысчетчиков адреса и счетчика контрольных символов, второй вход первоготриггера, управляющие входы элементов И групп с третьей по седьмую являются другими управляющими входамиустройства, выходами которого являются выходы дешифраторов, счетчика числа контрольных символов и третьегоэлемента И.30 Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМ 477 б 46, кл. С 11 С 15/00, 1974.2, Авторское свидетельсгво СССР35 Р 524224, кл. Б 11 С 11/00, 1975(прототип),3. Шляпоберский В. И. Основы техники передачи дискретных сообщений.М., "Связь", 1973, с.71-90.972589 Составитель В.РудаковТехред М. Гергель Редакто рректор М.демчик нь ко 622 аэ 8526 Тираж исное ПП "Патент", г, Ужгород, ул. Проектная,фили ВНИИПИ ГосударстВенного комитета СССР по дедам изобретений и открытий 113035, Москва, У(-.35, Раушская наб., д. 4/5