Последовательное множительное устройство

З СОВЕТСНИКОойАЛИСТИЧЕСИ 9) 11 1 СПУБЛИ ОПИСАНИЕ ИЗОБРЕТЕНИ К АВТОРСКОМУ С У ьство СССР/52, 1982. систения яв ных воз СУДАРСТВЕННЫИ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ ИОТНРЫТИЙ(57) Изобретение относится к вычис"лительной технике и предназначенодля умножения синхронно поступающихмладшими разрядами вперед чисел, выраженных в различных Р-ичныхмах счисления. Целью иэобретеляется расширение функциональ30 можностей за счет перестройки основания системы счисления. Перемножаемые числа могут быть записаны в системе счисления с произвольным основанием Р, где для записи любого основания используется одно и то же количество двоичных разрядов. При работе с меньшими основаниями в неиспользуемые двоичные разряды сомножителей записываются нули. Сомножители имеют г Р-ичных разрядов и могут быть простыми дробями, смешанными дробями или целыми числами в любой комбинации. Сомножители подаются синхронно младшими разрядами вперед по одному Р-ичному разряду в такте. Младшая часть произведения выдается с 1-го по г-й такт, старшая часть произведения выдается начиная с (г+1)-го такта, Младшая и старшая части произведения выдаются по раздельным выходам. Иэменение основания системы счисленияпроизводится сменой кода основанияна шинах кода основанияУстройствоможет работать с числами различнойразрядности, что достигается изменением кода разрядности на шинахкодаразрядности. В состав устройства входят регистры 1 и 2 первого и второгосомножителей, блок формирования частичных произведений, состоящий иэгруппы умножителей 3, блок суммирования, состоящий из группы узлов сум.мирования 4, регистров 5, 6 храненияпоразрядных сумм и поразрядных переносов, буферные регистры 7, 8, комму.таторы 9 - 11, выходной сумматор 12,элемент памяти 13, дешифратор 14 основания системы счисления, сумматор15 по модулю два, два триггера знака16, 17 и блок управления 18. 1 з.п,ф-лы. 4 ил.1Изобретение относится к вычислительной технике и предназначено дляумножения чисел, представленных вразличных Р-ичных системах счисленияи, поступающих синхронно, младшими 5разрядами вперед,Цель изобретения - расширение функциональных возможностей путем перестройки основания системы счисления.На фиг,1 изображена функциональнаясхема устройства; на фиг.2 - функциональная схема блока управления; нафиг.3 - функциональная схема выходного сумматора; на фиг.4 - функциональная схема узла образования переноса.В состав устройства входят первый1 и второй 2 регистры сомножителей,группа умножителей 3, образующих блокформирования частичных произведений,группа узлов 4 суммирования, образующих блок суммирования, регистр 5хранения поразрядных сумм, регистр 6хранения переносов, первый 7 и второй 8 буферные регистры, три коммутатора 9 - 11, выходной сумматор 12,элемент 13 памяти, дешифратор 14 основания системы счисления, сумматор15 по модулю два, второй 16 и первый17 триггеры знака, блок 18 управле- ,Зо ния, вход 19 первого сомножителя,вход 20 второго сомножителя, входы21 и 22 знаков первого и второго сомножителей, выход 23 старшей частипроизведения, выход 24 младшей частипроизведения, вход 25 кода основания,выход 26 знака произведения, вход 27кода разрядности, вход 28 начальнойустановки, вход 29 запуска, вход 30внешней синхронизации, первый вход31 синхронизации, второй вход 32 синхронизации, вход 33 отключения коррекции. Узел 4 суммирования имеетвходы 34 выбора основания, выход 35блокировки, входы 36 слагаемых, выходы 37 поразрядной суммы и выходы 38поразрядного переноса,Блок 18 управления имеет выход 39,выходы 40 разрядности и выходы 41 управления. Блок 18 управления содержит генератор 42 тактовых импульсов,регистр 43 сдвига, элемент ИЛИ-НЕ 44,коммутатор 45 разрядности, дешифратор46 разрядности, 1 К-триггер 47 н элемент ИЛИ 48,Выходной сумматор 12 образуют второй 49 и первый 50 сумматоры, коммутатор 51, узел 52 образования переноса, узел 53 коррекции, узел 54 инверсии, Р-триггер .55, элемент И 56, 1307455элемент ИЛИ 57 и узел 58 ограничения разрядности.Узел 52 образования переносов со держит сумматоры 59 и 60, шифратор 61 и узел 62 инверсии. 5Устройство работает следующим об. разом.Как положительные, так и отрицательные сомножители записаны прямыми кодами в используемой Р-ичной систе- О ме счисления где Р5 и подаются синхронно младшими разрядами вперед на входы 19 и 20. Знаки сомножителей подаются на входы 21 и 22. Старшая часть произведения выдается на выход 23, младшая часть проиэведения - на выход 24, а знак произведения - на выход 26. Основание системы счисления, в которой работает устройство, определяется кодом основания, подаваемым на вход 25. Величина основания соответствует двоичному отображению кода основания. Например, при основании Р=23 код основания в двоичной форме 101. Рассмотрим в качест 25 ве примера перемножение двух правильных дробей А=О.(11) (5) (22) и В=О.(8) (10) (13), выраженных в системе счисления с основанием Р=23.30С каждым тактом сомножители А и В подаются на входы регистров 1 и 2, в старших неиспользуемых при данном основании Р разрядах подаются нули. На выходах умножителей 3 образуются про 35 изведения одноразрядных Р-ичных чисел, записанных в регистрах 1 и 2. На входы управления каждого умножителя 3 подаются сигналы выбора основания с выходов дешифратора 4 основания. В исходном состоянии в (2 4) разрядах регистров 1 и 2 сомножителей и в регистрах 5 и 6 должны быть записаны нули. С каждым тактом сомножители записываются в регистры 45 1 и 2, на входах узлов 4 суммирова- . ния в совокупности образуются в 1, 2,3, тактах соответственно 1-й угол, 2-й угол, 3-й угол,На выходах узлов 4 суммирования образуются в совокупности два Р-ичных числа суммы угла данного такта и двух чисел суммы предыдущего такта, сдвинутых на два Р-ичных разряда вправо в сторону младших разрядов. Сумма в виде двух чисел с выходов узлов 4 записывается каждым тактом в регистры 5.и 6 и подается на соответствующие входы узлов 4 со сдвигом на два разряда вправо в следующем такте. Ввод сомножителей, образование углов и суммирование в тактах производится согласно с приведенной диаграммой умножения. В последнем г-м такте записываются старшие разряды сомножителей, на выходах узлов 4 образуются два Р-ичных числа, которые подаются ,на входы буферных регистров 7 и 8, сумма этих двух чисел есть искомое произведение. По (г+1)-му такту два числа г-го такта записываются в буферные регистры 7 и 8, а их младшие разряды через коммутаторы 9 и 10 подаются на числовые входы выходного сумматора 12, на выходах 23 которого образуется младший Р-ичный разряд произведения. С каждым следующим тактом на выходах 23 образуются очередные разряды произведения . Знак произведения определяется на сумматоре 15,первым тактом записывается в триггер 17, а (г+1)-м тактом - в триггер 1 б и выдается на выход 26. На выходной сумматор 2 последовательно из буферных регистров 7 и 8 через коммутаторы 9 и О подаются значения двух чисел г-го такта. При умножейии чисел, выраженных смешанными дробями или це" лыми числами в любой комбинации, включая и правильные дроби, младшую часть произведения получают на выходах, Младшая часть произведения выдается .с первого по г-й такт цикла. При вводе сомножителей разряды младшей части произведения последовательно с первого по г-й такт образуются на выходах 37 поразрядных сумм узлов 4(1) - 4(4) суммирования, которые подключены к входам коммутатора 1. Сигналами управления выходов 41 блока 18 управления в первом такте на выход коммутатора 1 передает-. ся значение поразрядной суммы с выхода 37 узла 4(1), во втором тактес выхода 37 узла 4(2), в г-ом такте с выхода 37 узла 4(4) . Старшая часть произведения выдается по шинам 23 начиная с (г+1)-го такта. Таким образом, при перемножении двух произвольных трехразрядных чисел три младших разряда выдаются по шинам 24, а три старших - по шинам 23. Порядок произведения определяется по значениям порядков сомножителей, а величина цикла определяется по числу с большей разрядностью. При получении млад шей н старшей частей произведений эначе5 Ю 5 13 ние шины 33 должно быть равнонулю,чем пройэводится отключениекоррекции.Неиспользуемые основания =2,3, 4,5 можно реализовать через другие основания, кратные данным по степеням, Так основания 2, 4 через основания 8, 16 Основания 3 и 5 через основания 9 и 25 , только в этом случае требуется прямое перекодирование разрядов произведения, так как в устройстве все основания кодируются в двоичном коде.Формула изобретения1. Последовательное множительное устройство, содержащее два регистра сомножителей, регистры хранения поразрядных сумм и поразрядных переносов, два буферных регистра, три коммутатора, выходной сумматор, два триггера знака, блок формирования частичных произведений, блок суммирования, элемент памяти и блок управления, содержащий генератор тактовых импульсов, регистр сдвига, дешифратор разрядности, коммутатор разрядности, ЛК-триггер и элемент ИЛИ, причем выход генератора тактовых импульсов соединен с тактовыми входами регистра сдвига и ЛК-триггера, входыпервого и второго сомножителейустройства являются информационными входами первых разрядов первого и второго регистров сомножителей соответственно, вход кода разрядности устройства является входом дешифратора разрядности, выход которого соединенс управляющим входом коммутатора разрядности и управляющими входами первого и второго коммутаторов, вход начальной установки устройства соединен с К-входом ЗК-триггера, инверсный выход которого соединен с входами установки в "О" регистра сдвига и с 2-го по г-й разрядов. (где х - разрядность сомножителей) первого и вто рого регистров сомножителей, регистров хранения подразрядных сумм и переносов, первого триггера знака и яв 07455 6 го буферных регистров и второго триггера знака и входом установки в "О"элемента памяти, группа выходов регистра сдвига соединена с группой информационных входов, выходы поразрядных переносов блока суммирования соединены с информационными входами регистра хранения поразрядных сумм ипервого буферного регистра, выход которого соединен с информационным входом первого коммутатора, выход которого соединен с входом первого слагаемого выходного сумматора, вход второго слагаемого которого соединен с выходом второго коммутатора, информационный вход которого соединен с вы-, ходом второго буферного регистра, информационный вход которого соединен с информационными входами третьего коммутатора и регистра хранения поразрядных сумм, 2-й разряд информационного входа которого (где 1=2г)соединены с выходами (Г)-го разряда поразрядной суммы блока суммирования, выход переноса выходного сумматора соединен с информационным входом элемента памяти, выход которогосоединен с входом переноса выходногосумматора, выход суммы которого является выходом старшей части произведения устройства, о т л и ч а ю - щ е е с я тем, что, с целью расширения функциональных возможностей путем перестройки основания системы счисления, в него введены сумматор по модулю два и дешифратор основаниясистемы счисления, причем входы знаков первого и второго сомножителейявляются первым и вторым входами сумматора по модулю два, выход которого соединен с информационным входом первого триггера знака, выход которогосоединен с информационным входом второго триггера знака, выход которого является выходом знака произведенияустройства, вход кода основания устройства соединен с входом дешифратораоснования системы счисления и с вхоляется первым входом синхронизацииустройства, вход запуска устройствасоединен с Л-входом ЗК-триггера,вход внешней синхронизации устройства соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом коммутатора разрядности и является вторым выходом синхронизации устройства, выход элемента ИЛИ соединен с К-входом ЗК-триггера, с входами разрешения записи первого и второ 50 55 дом кода основания выходного сумматора, выход третьего коммутатора является выходом младшей части произверекия устройства, при этом в блок управления введен элемент ИЛИ-НЕ, аблок формирования частичных произведений содержит группу умножителей, аблок суммирования содержит группуузлов суммирования, выход первогоразряда регистра первого сомножитепясоединен с входами первого сомножи07455 8 7 1 З теля первого и д-го умножителей группы (где 1.=2,42 г), выход первого разряда регистра второго сомножителя соединен с входами первого сом ножителя (2+1)-го умножителя группы и входом второго сомножителя первого умножителя группы, выход К/2-го разряда (где К=46,2 г) регистра первого сомножителя соединен с входом второго сомножителя второго и К-го умножителей группы, выход К/2-го разряда регистра второго сомножителя соединен с входами второго сомножителя третьего и (К+1)-го умножителя группы, выход дешифратора основания системы счисления соединен с входами выбора основания системы счисления всех умножителей группы, всех узлов суммирования группы и выходного сумматора, выход старшего разряда первого умножителя группы соединен с информациониым входом первого разряда регистра хранения поразрядных сумм, входы первого и второго слагаемых р-го узла суммирования группы ( где р=3,4г) соединены с выходами младших разрядов соответствен- но (2 р)-го и (2 р)-го умножителей группы, входы третьего и четвертого слагаемых р-го узла суммирования группы соединены с выходами старших разрядов соответственно 2 р-го и (2 р+)-го умножителей группы, входы пятого и шестого слагаемых К/2-го узла суммирования группы соединены с выходами (К/2-1)-х разрядов соответственно регистров хранения поразрядных переносов и поразрядных сумм, вход первого слагаемого первого узла суммирования группы соединен с входом 0 устройства и входами третьего и четвертого слагаемых г-го узла суммирования группы, выходы младших разрядов первого умножителя группы соединены с входами второго слагаемого первого узла. суммирования группы, выходы младших разрядов второго умножителя группы соединены с входами первого слагаемого второго узла суммирования группы, выходы старших разрядов второго и третьего умножителей группы соединены с входами третьего и четвертого слагаемых первого узла суммирования группы, входы пятого и шестого слагаемых которого соединены с входами логического нуля устройства, входы второго, третьего и четвертого слагаемых второго узла суммирования группы соединены соответственно с выходом младшего разряда третьего и выходами старших разрядов четвертого и пятого умножителей группы, выход (г)-го разрядавторого буферного регистра соединенс вторым информационным входом второго коммутатора, выход которого соединен с входом коррекции выходного10 сумматора, группа выходов регистрасдвига соединена с группой входовэлемента ИЛИ-НЕ, выход которого соединен с информационным входом регистра сдвига и с управляющим входом 15 третьего коммутатора, выход элемента ИЛИ соединен с входом разрешения выходного сумматора, вход отключения коррекции устройства является входомотключения коррекции Выходного сумма 20 тора, выход кода управления разрядностью которого соединен с входамиблокировки узлов суммирования группы.2. Устройство по п.1, о т л и ч аю ш е е с я тем, что выходной сумма 25 тор содержит два сумматора, коммутатор, узел образования переноса, узел коррекции, узел инверсии, Э-триггер, элемент И, элемент ИЛИ и узел ограничения разрядности, причем вход раэЗ 0 решения выходного сумматора являетсяинформационным входом В-триггера, выход которого соединен с первым входом элемента И, выход которого соединен с первым входом элемента ИЛИ, узел об 35 разования переноса содержит шифратор, узел инверсии и два сумматора, вход переноса первого сумматора узла образования переноса соединен с выходом элемента ИЛИ, с входом младшего разря0 да первого слагаемого первого сумматора выходного сумматора и входом переноса второго сумматора выходного сумматора, входы второго и третьего слагаемых которого соединены с входами первого и второго слагаемых соответственно второго сумматора выходного сумматора, входами первого и , второго слагаемых соответственно первого сумматора узла образования переноса и являются входами первого и второго слагаемых соответственно выходного сумматора, вход выбора основания системы счисления выходного сумматора является входом шифратора узла образования переноса, выход которого соединен с входом узла инверсии узла образования переноса, выход которого соединен с входом первого9 1307455 10слагаемого второго сумматора узла об- ключения коррекции которого являетразования переноса, входы второгося вторым входои элемента И, третий слагаемого и переноса которого сое вход которого соединен с выходом уэдинены с выходами суммы и переноса ла коррекции, вход коррекции которо-. соответственио первого сумматора уз- го является входом коррекции выходла образования переноса, вход "1" ного сумматора, вход выбора основа" устройства является входом младщего ния системы счисления которого соераэряда второго слагаемого второго динен с входом кода основания узла, сумматора узла образования переноса, коррекции, вход переноса выходного выход переноса которого является вы- Ю сумматора является вторым входом элеходом переноса выходного суиматора мента ИЛИ, выходы суммы первого и н соединен с первым управляющим вхо- второго сумматоров выходного суммадом коммутатора, второй управляющий тора соединены с первым и вторым инвход которого соединен с выходом уз- формацонньви входами коммутатора ла ограничения разрядности и являет выход суммы которого является ся выходом кода управления разряд- выходом суммы выходного сумматоностью выходного сумматора, вход от- ра.Диаграмма умножения) (2) (1) 5) 6) лный О. (4) (3) (5) (1зультат 1зультатО. (4) (3) (6) оррек 0,1 Сдвиг на два Р-ичньвправо на диаграммсмещением углов стом влево на два р разрядапоказан име ым так ря1307455 Составитель Н.МаркеловаТехред Л.Олейник Корректор А. Ильин а едактор Л.Пчол каз 1634/ сно ИИПИ по д13035,оизводственно-полиграфическое предприятие,г.Ужгород,ул.Проектная,4 Тираж 673 . сударственного ам изобретений осква, Ж, Р Подл омитета СССР открытий шская наб., д,