Устройство для распределения заданий процессорам

СОЮЗ СОВЕТСКИХСОЦИАЛ ИСТИЧЕСНИРЕСПУБЛИК А 6(191 11 ДС 06 Г 9 0 НИЕ ИЭОБРЕТЕ ЛЬСТВ тве. 1 ил. ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ВТОРСКОМУ СВИ(56) Авторское свидетельство СССР И 866560, кл. С 06 Г 9/00, 1979.Авторское свидетельство СССР В 1095181, кл. С 06 Г 9/46, 1984. (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ(57) Изобретение относится к вычислительной технике и может быть использовано в.многопроцессорных вычислительных системах. Цель изобретения - повышение быстродействия устройства при обслуживании заявок покруговому циклическому алгоритму. Новым в устройстве является использование шести элементов И, четырехтриггеров, генератора импульсов, двухэлементов задержки, группы элементовзапрета, шифратора, элемента НЕ, приоритетного шифратора, схемы сравнения и их связей в устройалгоритму. 20 25 30 Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах.Цель изобретения - повышение быстродействия в режиме обслуживания заявок по кольцевому циклическому На чертеже приведена структурнаясхема устройства. Устройство содержит триггер 1 запуска, вход 2 запуска устройства, генератор 3 импульсов, элемент И 4,элемент И 5, элемент И 6, элемент 7задержки, элемент 8 задержки, триггер 9 режима, управляющие входы 10и 11 режима устройства, триггер 12управления сдвигом, схема 13 сравнения, триггер 14 записи, элемент И 15,элемент И 16, элемент НЕ 17, приоритетные шифраторы 18 и 19, элементИ 20, элемент И 21, триггер 22 выдачи, элемент ИЛИ 23, элементы ИЛИ 24и 25, группу элементов И 26, элемент27 задержки, элемент И 28, элементИ 29, коммутатор 30, первый управляющий вход 31 коммутатора 30, второйуправляющий вход 32 коммутатора 30,первый информационный вход 33 коммутатора 30, второй информационныйвход 34 коммутатора 30, первую группу выходов 35 коммутатора 30, вторуюгруппу выходов 36 коммутатора 30,группу регистров 37 хранения, блок 38элементов И, блок 39 элементов И,регистр 40 сдвига, вход 41- управления сдвигом регистра 40 сдвига, вход42 сброса регистра 40 сдвига, группуинформационных входов 43 регистра 40сдвига, группу входов 44 сброса регистра 40 сдвига, элемент 45 зацержки, элемент 46 задержки, группу элементов И 47, регистр 48 распределения, группу информационных выходов49 устройства, регистр 50 готовности,группу элементов И 51, группу информационных входов 52 устройства, буферный регистр 53, выход 54 кода количества процессоров буферного регистра 53, выход 55 кода номера задачи буферного регистра 53, группуэлементов ИЛИ 56, элемент И 57, одновибратор 58, элемент ИЛИ 59, группуэлементон И 60, регистр 61 готовности, группу однонибраторов 62,Устройство работает следующим образом,Исходное состояние устройства характеризуется тем, что триггеры 1, 14, 12 и 22, регистры 40, 61, 53, 50 и 37 установлены в состояние "0" (не показано). После этого по входам 52 в регистр 50 готовности принимаются в соответствующие разряды, закрепленные за каждым процессором, сигналы готовности процессоров. По входу 33 поступают заявки, содержащие код номера задачи и код чнсла потребных для ее решения процессоров, в сопровождении сигнала запуска по входу 2,Работа устройства состоит из днухэтапон. На первом этапе из поступающих заявок по входу 33 на коммутатор30 формируется очередь в группе регистров 37 хранения, число которыхопределяется числом источников заявок, Одновременно на этом этапе осуществляется отслеживание состоянияпроцессоров. Если процессор свободен,то соответствующий ему разряд в регистре 50 устанавливается в "1", атак как регистр 40 сдвига находитсяв нулевом состоянии, то на выходеэлемента ИЛИ 23 формируется нулевойсигнал, которым через элементы НЕ 17и ИЛИ 59 открыты элементы И 60. Приэтом единичные сигналы готовности,зафиксированные в регистре 50, передаются в соответствующие разрядырегистра 61 готовности,Формирование очереди заявок осуществляется следующим образом, Так как регистр 40 сдвига находится в состоянии 0", то единичным выходным сигналом элемента НЕ 17 открыты по первым входам элементы И 28 и 29 и первый элемент И 26 группы, а по второму нходу - последний элемент И 26. Так как триггер 14 находится н сос- тоянии 0", то по третьему входу открыт элемент И 29, а элемент И 28 закрыт нулевым сигналом с единичного выхода триггера 14, Посредством элементов И 28 и 29 формируется сигнал записи, по которому обеспечивается передача коммутатором 30 на выходы 35 и 36 и далее на входы первого регистра 37 хранения либо содержимогобуферного регистра 53 с входа 34, либо заявки с входа 33 соответственно. По перному импульсу генератора, поступающему через открытые элементы И 4 и И 26 и элемент 27 задержки на вторые входы элементов И 26 и29, обеспечивается запись первой заявки в первый регистр 37.Под воздействием тактовых сигналов в регистрах 37 формируется очередь заявок на решение задач следующим образом, Записанная в первый регистр 37 заявка. по тактовым импульсам с выходов соответствующих элементов И 26 перемещается в последний регистр 37 группы. По каждому очередному тактовому импульсу записи в первый регистр 37 хранения группы может помещаться новая заявка с входа 33 устройства, как описано. При этом для заявок, находящихся в очереди, реализуется дисциплина обслуживания по алгоритму "Первый пришел - первый обслужен".В очередном такте после заполнения последнего регистра 37 (первой поступившей заявкой) начинается второй этап работы устройства.В зависимости от состояния триг гера 9 режима устройство может работать в одном из двух режимов: обслу-, живание заявок в порядке поступления или обслуживание заявок по круговому циклическому алгоритму. Первому режиму соответствует единичное состояниетриггера 9, устанавливаемого сигналом по входу 11 устройства, а второму - нулевое, которое устанавливается сигналом по входу 10 устройства,В режиме обслуживания в порядке поступления задача может получить требуемое количество процессоров для решения без ожидания освобождения достаточного количества процессоров, если в устройстве зафиксирова но необходимое количество свободных процессоров, и с ожиданием, когда по мере освобождения процессоров они назначаются задаче. Работа устройства в этом режиме характерна совмещением функций распределения и отслеживания состояния процессоров.При обслуживании заявок по круговому циклическому алгоритму вначале производится анализ возможности назначения требуемого числа процессоров задаче из числа зафиксированных на момент распределения. При этом, если число свободных процессоров меньше потребных, то заявка возвращается в конец очереди, и на обслуживание поступает очередная заявка. Если число свободных процессоров больше либо равно потребному, то производится5 1 О 15 распределение свободных процессоров данной задачеРабота устройства в режиме обслуживания в порядке поступления состоит в следующем. Триггер 9 режима ус-тановлен в состояние "1" сигналом . по входу 11, поступающим в устройство после установки его в исходное состояние,После заполнения последнего регистра 37 хранения группы по очеред- ному тактовому сигналу с выхода последнего элемента И 26 код числа требуемых процессоров из этого регистра через открытые элементы блока 38 элемента И единичным сигналом с выхода элемента НЕ 17 по входам 43 передается в регистр 40 сдвига. Через некоторое время, определяемое эле 20.ментом 27 задержки, в последний регистр 37 группы передается заявка из предпоследнего регистра, Наличие элемента 27 задержки в цепи управления записью в последний регистр 37 группы позволяет обеспечить завершение запи 25си в регистры 40 и 53 до того, какизменится состояние очереди, т.е.до осуществления сдвига заявок в очереди. Исходя из этого выбираются па,раметры элемента 27 задержки, Элемент 46 задержки обеспечивает совмещение моментов появления информациина выходах буферного регистра черезэлементы И 38 и 39 и тактового сигнала с выхода последнего элемента И26 группы.Таким образом, к моменту началавыполнения функции распределения процессоров устройство характеризуетсяследующим состоянием.40В регистре 40 записан код количества процессоров, необходимых длярешения задачи, в регистре 61 - позиционный код состояния процессоров,в регистре 53 - копия заявки, выбранной на обслуживание, в регистрах 37 -очередь заявок на решение задач. Далее устройство реализует функцию распределения процессоров выбраннойзадаче.После записи кода числа требуемыхпроцессоров в регистр 40 на выходеэлемента ИЛИ 23 устанавливается единичный потенциал, открывающий по вторым входам элементы И 15, 16, 5 и 6, 55 по первому - элемент И 20. Нулевымсигналом с выхода элемента НЕ 17одновременно с этим закрываются элементы И 29, элементы И 26 группы и5 1 О 15 20 25 ЗО блоки 38 и 39 элементов И, а такжеснимается единичный сигнал на первомвходе элемента ИЛИ 59. Но так кактриггер 9 режима установлен в состояние "1", то на выходе элемента ИЛИ59 поддерживается единичный уровеньсигнала. При этом в регистре 61 отслеживается состояние процессоров,что необходимо для распределенияпроцессоров задаче, когда число свободных процессоров меньше потребных,Особенностью функции отслеживаниясостояния процессоров является то,что перевод процессора из состояния"Свободен" в состояние "Занят" можетпроизойти в результате выполненияфункции выделения процессоров задаче а освобождение процессора, т.е,перевод его из состояния "Занят" всостояние "Свободен", может произойти в любое время работы устройства.После передачи информации в регистр 40 сдвига единичным сигналомс выхода элемента ИЛИ 23 открываетсяэлемент И 20 и через некоторое время,определяемое элементом 45 задержки,устанавливается в состояние "1" через элемент ИЛИ 25 триггер 22 выдачи. Время задержки элементом 45 определяется длительностью перехоцныхпроцессов в элементах И 38, в регистре 40 сдвига и элементе 17. Поэтомупараметры элемента 45 задержки выбираются так, чтобы импульс на. второмвходе элемента И 20 действовал позавершении переходных процессов вэлементах И 38, в регистре 40 и элементе 29,Нулевым сигналом с выхода элемента НЕ 17 закрывается последний элемент И 26 и элемент И 29, чем блокируется прием заявки с входа 33. Сигналом с единичного выхода триггера 22 открываются элементы И 51,Если до момента очередного тактового сигнала генератора 3 импульсов происходит совпадение единичных сигналов в соответствующих элементах И 47, то соответствующие разряды регистра 48 распределения устанавлива.ются в состояние "1". Перепадами потенциалов запускаются соответствующие одновибраторы 62 группы, выходные сигналы которых устанавливают в состояние "0" соответствующие разряды регистров 50 и 40. Одновременно через открытые элементы И 51 устанав 35 40 45 50 55 ливаются в состояние "0" соответствующие разряды регистра 50, а на. выходах 49 в соответствующие группы изрегистра 53 по выходам 55 передается номер задачи, Таким образом в соответствующих группах выходов 49 соответствующему процессору выдаются сигнал его выбора и номер задачи для решения, а в регистре 50 готовностисоответствующий разряд отражает состояние процессора 13 анят". При этом возможны два случая: после установки в состояние "0" разрядов регистра 40 сдвига общее его, содержимое стало нулевым, в одном либов нескольких разрядах регистра сдвига сохранились значения "1",В первом случае на выходе элемента НЕ 17 формируется единичный сигнал, по которому устанавливается всостояние "0" триггер 22 выдачи, очередная заявка принимается в первыйтриггер 37 хранения, осуществляетсяперемещение заявок в регистрах 37,и очередная заявка из последнегорегистра 37 хранения рассмотреннымспособом передается в регистр 40сцвига. Во втором случае на выходе элемента ИЛИ 24 удерживается единичный потенциал, которым открыты элементы И 15 и 16 по вторым входам, Так как триггер управления сдвигом находится в состоянии "0", то элемент И 16 закрыт, поэтому импульсы с выхода элемента И 4 проходят через элементы И 15 и ИЛИ 24 на вход 41 управления сдвигом регистра 40 сдвига, По этому импульсу происходит сдвиг содержимого регистра 40 в сторону старших разрядов. Если нет совпадения единичных сигналов на элементах И 47, то очередными тактовыми сигналами производится дальнейший сдвиг информации в регистре 40. При этом сдвиг выполняется до тех пор, пока содержимое регистра сдвига не станет равным нулю, Такое положение может возникнуть либо по завершении одного цикла, если число свободных лроцессоров достаточно для решения задачи, либо. за несколько циклов, в течение которых в регистре 61 готовности происходит отслеживание состояния процессоров.Режим обслуживания заявок в порядке поступления будет продолжаться,1246096 8ной позиции кода), а затем унитарного - в двоичный,Двоичный прямой код с выходов приоритетного шифратора 19 подается навторые входы схемы 13 сравнения.Пусть число потребных процессоровбольше свободных. При этом выходнойсигнал схемы сравнения равен единице.Этим сигналом закрывается по инверсному входу элемент И 6 и открываетсяэлемент И 5 по третьему входу. Черезнекоторое время, определяемое элементом 8 задержки, через элемент И 5Фустанавливается в состояние "1" триггер 14 записи и в состояние "0" - регистр 40 сдвига по входу 42, Величина времени задержки элементом 8определяется временем переходныхпроцессов . в шифраторе 18 и схеме13 сравнения.Единичным сигналом с выхода элемента НЕ 17 открываются элементыИ 26 и 28. Так как триггер 14 установлен.в состояние "1", то сигналзаписи формируется элементом И 28.По этому сигналу, поступающему напервый управляющий вход 31 коммутатора ЗО, копия заявки из буферногорегистра 53 с выходов 54 и 55 повходам 34 коммутатора записываетсяв первый регистр 37 хранения группыс выходов 35 и 36 коммутатора 30.Через некоторое время, определяемоеэлементом 7 задержки, триггер 14записи устанавливается в состояние"0". Параметры элемента 7 задержкивыбираются, исходя из длительностипереходных процессов при передачеинформации из регистра 53 через коммутатор 30 и в первый регистр 37хранения группы. Тактовыми сигналами с выходов элементов И 26 происходит перемещение заявок в регистрах 37аналогично рассмотренному. пока триггер режима не будет установлен в состояние "0.Для перевода устройства в режим обслуживания по круговому циклическому алгоритму оно приводится к ис ходному состоянию, а затем по сигналу с входа 10 триггер 9 режима устанавливается в состояние "0",В этом режиме формирование очереди и отслеживание состояния процессоров до момента передачи первой заявки в регистр 40 сдвига и буферный регистр 53 производится аналогично рассмотренному. Отличие этого режима состоит в том; что до очередного тактового сигнала генератора 3 импульсов в устройстве производится анализ возможности распределения свободных процессоров принятой заявке. При 20 этом, так как на выходе элемента НЕ 17 формируется нулевой сигнал и триггер 9 режима находится в состоянии "0", то нулевым сигналом с выхода элемента ИЛИ 59 закрываются элементы 25 И 60, чем фиксируется число свободных процессоров в регистре 61 на момент сравнения, Для сравнения количества потребных процессоров с числом свободных используется схема 13 сравнения, на первые входы которой подается двоичный код числа потребных процессоров, а на вторые - двоичный код числа свободных процессоров. Если код числа на первом входе больше или ра 35 вен коду числа на втором, то значение выходного сигнала схемы сравнения равно нулю. Если наоборот, то значение выходного сигнала равно "1"..Так как число потребных и свобод ных процессоров представляется позиционнйм кодом, то для сравнения ихв схеме сравнения необходимо преобразовать позиционные коды в двоичные.Преобразование позиционного кода . 45 числа потребных процессоров регист; ра 40 производится следующим образом. Так как код числа потребных процессоров в регистре сдвига указывается единичным состоянием смежных разрядов, начиная с младшего, то.номер старшего разряда однозначно отражает число потребных процессоров. Отсюда задача формирования двоичного кода из позиционного сводится к выделению 55 старшего значащего разряда, т.е. преобразование позиционного кода в унитарный (имеющий единицу только в одВо втором случае, когда число потребных процессоров больше или равно числу свободных, сигнал с выхоДа "Меньше" схемы 13 сравнения равен нулю. При этом элемент И 5 закрывается по третьему входу, а элемент И 6 открывается по инверсному входу. Так как триггер 9 установлен в состояние "0", на выходе элемента ИЛИ 23 удерживается единичный сигнал, то импульсами с выхода элемента 8 задержки устанавливается триггер 12 управления сдвигом в состояние "1". Этим самым импульсы сдвига подают5 О5 20 ся ца вход 41 управления сдвигом регистра 40 сдвига через элемецты И 16 и ИЛИ 24. Одновременно едицичным сигналом с выхода элемента И 6 устанавливается в состояние "1" через элемент ИЛИ 25 триггер 22 выдачи И дальнейшем работа устройства аналогична рассмотренной;По завершении обслуживания всех заявок, находящихся в очереди в регистрах 37 хранения группы, а также заявки в регистре 40 сдвига, перепадом потенциалов в группе элементов ИЛИ 56 и элементе НЕ 17 через элемент И 57 запускается одновибратор 62. Сигналом с выхода одновибратора 62 триггер 1 запуска устанавливается в состояние "0".3 дальнейшем работа устройства начинается по приходу заявок на вход 33 коммутатора в сопровождении сигнала запуска по входу 2. формула изобретения Устройство для распределения заданий процессорам, содержащее группу регистров хранения, четыре группыэлементов И, регистр сдвига, четыреэлемента И, четыре элемента ИЛИ,группу .элементов ИЛИ, регистр готовности процессоров, три элемента задержки, два блока элементов И, буферный регистр, коммутатор, групПуодновибраторов, одновибратор, триггер режима, регистр готовности, регистр распределения, каждый выходкоторого соединен с входом одноименного одновибратора группы и с первымвходом одноименного элемента И первойгруппы, выходы элементов И первой группы являются группой информационных выходов устройства и соединены с входами сброса соответствующих разрядов регистра готовности процессоров, группа выходов которогосоединена с первыми входами элементов И второй группы, выходы которыхподключены к единичным входам соответствующих разрядов регистра готовности, группа информационных входоврегистра готовности процессоров соединена с группой информационных входов устройства, тактовый вход каждого регистра хранения группы, кромепоследнего, соединен с выходом соответствующего элемента И третьей труп пы, группа информационных выходов 2 30 35 40 50 кяъдого регистра хранения группы,кроме последнего, соединен с группой ицформапноццых входов последующего регистра хранения группы, первый вход каждого элемента И третьейгруппы кроме первого, соединен свыходов последующего элемента И этойгруппы, выход первого элемента ИЛИсоединен с первыми входами первогои второго элементов И, выходы элементов И четвертой группы соединеныс группой информационных входов регистра распределения, группа выходоврегистра сдвига соединена с первымивходами элементов И четвертой группыи с входами первого элемента ИЛИ,группа выходов регистра готовностисоединена с вторыми входами элементов И четвертой группы, выходы одновибратора группь соединены с группами входов сброса регистра готовности и регистра сдвига, вторые входы элементов И третьей группы, кроме первого и последнего, соединены с первыми входами первого.и последнегоэлементов И третьей группы и с первыми входами первого и второго блоковэлементов И, выход второго элементаИ соединен с первым входом второгоэлемента ИЛИ, первые входы третьегои четвертого элементов И соединеныс вторым входом первого элемента Итретьей группы и через первый элемент задержки - с выходом последнегоэлемента И третьей группы, выход третьего элемента И соединен с первымуправляющим входом коммутатора, выходчетвертого элемента И соединен свторым управляющим входом коммутатора, первый информационный вход коммутатора соединен с информационнымвходом устройства, группы выходовкодов номера задачи и количества процессоров буферного регистра соединены с вторым информационным входомкоммутатора, группа выходов кода номера задачи буферного регистра соединена с вторыми входами элементов Ипервой группы выход последнего элемента И второй группы соединен с вторыми входами первого и второго блоковэлементов И и через второй элемент задержки - с тактовым входом буферного регистра, группа выходов кода номеразадачч последнего регистра хранениягруппы соединена с группой входовпервого блока элементов И, а группавыходов кода количества процессоров1246096 с группой входов второго блока элементов И, группа выходов которогосоединена с группой информационныхвходов регистра сдвига и с первойгруппой информационных входов буферного регистра, вторая группа информационных входов которого подключенак выходам первого блока элементов И,выход первого элемента задержки соединен с тактовым входом последнего 10регистра хранения группы, первая ивторая группы выходов коммутаторасоединены с первой и второй группамивходов первого регистра хранениягруппы, о т л и ч а ю ш е е с я тем, 15что, с целью повышения быстродействияв режиме обслуживания заявок по кольцевому циклическому алгоритму, в него введены триггер запуска, единичный вход которого является входом 20запуска устройства, генератор импульсов, пятый, шестой, седьмой, восьмой,девятый и десятый элементы И, четвертый и пятый элементы задержки,триггеры записи, управления сдвигом 25и выдачи элемент НЕ, два приоритетных шифратора и схема сравнения,первая группа входов которой подключена к выходам первого приоритетногошифратора, вторая группа входов - к 30выходам второго приоритетного шифратора, выход сигнала "Меньше" схемысравнения подключен к первому входупятого и инверсному входу шестогоэлементов И соответственно, группа 35входов второго приоритетного шифратора соединена с группой выходов регистра готовности, выходы регистрасдвига соединены с входами первого1приоритетного шифратора, единичный 40выход триггера запуска подключен кпервому входу седьмого элемента И, квторому входу которого подключен выход генератора импульсов, выход седьмого элемента И подключен к второму 45входу последнего элемента И третьей 12.вого элемента И второй группы, с вторым входом восьмого элемента И и с выходом элемента НЕ, вход которого подключен к выходу первого элемента ИЛИ, третьи входы третьего и четвертого элементов И соединены с единичным и нулевым выходами соответственно триггера записи, нулевой вход которого соединен с выходом третьего элемента задержки, вход которого соединен с выходом третьего элемента И,выход первого элемента ИЛИ подключен к второму входу пятого и к первымвходам шестого и десятого элементовИ, выход пятого элемента И соединенс единичным входом триггера записии с входом сброса регистра сдвига,третий вход пятого и второй входшестого элементов И подключены черезчетвертый элемент задержки к выходупоследнего элемента И третьей группы, выход шестого элемента И соединен с первым входом третьего элемента ИЛИ и единичным входом триггерауправления сдвигом, единичный выходкоторого подключен к третьему входувторого элемента И, нулевой выходтриггера режима соединен с третьимвходом шестого элемента И, единичный выход триггера режима соединен с вторым входом десятого элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, выход первогоэлемента И соединен с вторым входомвторого элемента ИЛИ, выход которогоподключен к входу управления сдвигом регистра сдвига, третий вход восьмого элемента И соединен с единичным вы 1ходом триггера выдачи, третьи входыэлементов И первой группы соединеныс выходом триггера выдачи, выход первого элемента задержки через пятыйэлемент задержки соединен с третьимвходом десятого элемента И, выходвосьмого элемента И соединен с нуле-выми входами триггера выдачи и триг50 55 группы и к первым входам первого,второго и восьмого элементов И, нулевойвход триггера запуска соединен с выходом одновибратора, вход которогоподключен к выходу девятого элемента И, входы которого соединены с выходами элементов ИЛИ группы и с выходомэлемента. НЕ, выходы регистров хранения группы подключены к входам одноименных элементов ИЛИ группы, вторыевходы третьего и четвертого элементов И соединены с первым входом пергера управления сдвигом и с входамисброса регистра распределения, единичный вход триггера выдачи соединенс выходом третьего элемента ИЛИ, единичный вход триггера управления сдвигом соединен с выходом шестого элемента И, третий вход первого элемента И соединен с единичным выходомтриггера режима и с первым входомчетвертого элемента ИЛИ, второй входи выход которого соединены соответственно с выходом элемента НЕ и с вто"124 б 096 РЫМИ ВХОДаМИ .Эо 3 НтОВ И ВтОРОй ГРУ 33- пы пер 33 ый 3 Е 3 тгэ 1 эой е 3 хгды 1)ежима у с Т 1) г э Й г т 13 и с ОД и Е е н ь с ад ии ч3) и инулевым входами триггера режима,г 12 Составитель М.Кудряшевдактор Н.Тупица Техред Н.Бонкало Коррек 1 илипенк аз 4002/42ВНИ Тираж б 711 Государственного комитета С делам изобретений и открытий 5, Москва, Ж, Раушская: наб одписное 1303 Пргэизвгэдственно-полиграфическое предприятие, г, Ужгород, ул, 11 роектная Г 2 1 г" 11,с