Устройство управления

СОЮЗ СОВЕТСНИСОЦИАЛИСТИЧЕСН 9721 СПУБЛИ 04 605 В 1 САНИЕ ИЗОБРЕТЕ К Дочер, А. АВол нян Васюхно,й, А. В. Орлов ры. / Под ред.Высшая школа,пр УПРА относитс технике проектиВЛ ЕНИЯ я к автоматикеи может быть рован и и систем Ж ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ РСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретениеи вычислительнойиспользовано при автоматического управления и контроля. Цель изобретения - повышение точности. Для этого в систему, содержагцую блок формирования, управляемый делитель напряжения и первый интегратор, введены второй интегратор, накапливаюгций сумматор, блок формирования интервалов и дешифратор. Это позволяет производить последовательную математическую обработку входных величин без использования собственно арифметического блока. Достоинством системы является оптимальное разделение функций между аналоговой и дискретной ее частями.6 ил.10 15 20 25 30 35 40 45 50 55 Изобретение относится к автоматикеи вычислительной технике и может бытьиспользовано при построении систем автоматического управления, в частности припроектировании корректируемых компасови других приборов и систем с минимальнымивесогабаритными характеристиками, но относительно невысоким быстродействием.Цель изобретения - повышение точностиустройства управления.На фиг. 1 представлена блок-схема устройства управления; на фиг, 2 - 6 приведены примеры выполнения соответственно управляемого делителя напряжения, схемыопределения знака, первого дешифратора,второго дешифратора и блока формированияинтервалов,Устройство управления содержит блок 1формирования, управляемый делитель 2 напряжения, интегратор 3, источник 4 опорногонапряжения, схему 5 определения знака,мультиплексор 6, управляемый инверторповторитель 7, компаратор 8, триггер 9, элемент И 10, накапливающий сумматор 11,блок 12 регистров, цифроаналоговый преобразователь 3, первый и второй дешифраторы 14 и 15, элемент ИЛИ 16, формирователь 17 импульсов, блок 18 формированияинтервалов, генератор 19 тактовых импульсов, делитель 20 частоты и распределитель21 импульсов.Делитель 4 (фиг. 2) включает цепнойделитель 22, схему 23 дифференцирования(например, дифференцирующий усилитель),компараторы 24 и 25, элемент ИЛИ 26, логическую схему 27, блок 28 элементов И ицифроаналоговый преобразователь 29. Делитель 4 может быть реализован в виде масштабирующего резистивцого делителя наряжения.Схема 13 (фиг. 3) содержит элементИЛИ 30, 0-триггеры 31 и 32, элементы 33и 34 сложения по модулю два и мультиплексор 35.Первый дешифратор 18 (фиг. 4) можетбыть выполнен в виде последовательно соединенных элементов ИЛИ 36 и ИЛИ-НЕ 37,мультиплексора 38 и ицвертора 39. Второйдешифратор 19 (фнг. 5) вклкчает элементыИЛИ 40 и 41 и мультиплексор 42. Блок 17содержит элемент ИЛИ 43, )н версцвныедвоичные счетчики 44 и 45, фо;,:; цатсхь 46импульсов, линию 47 задержи: и ии сртор 48.Формирователи 21 и 46 прсдназ: сны дляформирования импульса цо передиг, фронту потенциального сигнала на их входе н огут быть выполнены в виде последовлтсльщсоединенных дифференцирующей цепочкии выпрямителя (диода).Устройство управления работает следуо.шим образом.Входные сигналы с датчиков (например,ускорения а а, широты с(х составляющихскорости Ъе, Ъэ) поступают с блока 21 цавходы мультиплексора 6 вместе с опорнымнапряжением ( О с выхода источника 4. В олоке 1 все сигналы преобразуются в постоянное напряжение и ограничиваются (нормируются) по амплитуде.Генератор 19, делитель 20 и распределитель 21 тактируют работу всего устройства, в котором математическая обработка входных сигналов осуществляется интегратором 3, камцаратором 8 и накацливаоцим сумматором 1.Пусть, например, устройство должно формировать управляюгцис воздействияо следьощехъ ал Горитмх:в, = .; з)п(. -)- - 1 снр) з)п, + - "-сову +(.,1 и Я соответственно скорость вращения и радиус Земли.В этом случае блок 1 выполняется в виде двух фазочувствительцых выпрямителей для преобразования в постоянное (биполярное) напряжение ссставляющих скорости, поступакщих, например, с обмоток вращающегося трансформатора, двух интегрирующих усилителей с обратной связью, формирующих сигналы ри з)п) из а, и а, соответственно, функционального преобразователя з(пу - +соз 7 и интегратора для формирования 1, из р. Широта (, с задатчцка (он может находиться в составе пульта) передается ца вход блока 1 через два функциональных преобразователя, формируощих функции впс( и сов. Функциональные преобразователя тригонометрических функций могут бьггь выполнены в виде вращаощихся трансформаторов (для переменных напряжений) цотсцциометрических преобразователей или последовательно соединенных АЦП, дешифратора (функционального) и 11 А(1. При наличии других первичцых датчиков изменится и выполнение блока 1. Например, все величины, поступающие на первый вход мультиплексора 6 могут формироваться датчиками посгоянноо тока и в этом случае блок 1 будет включать лишь масштабируюшие усилители по числу входных си налов.Таким образом, задачей устройства является формирование сигналов ь, и о, (1), (2). Поскольку выражения (1) и (2) аналогичны, рассмотрим для примера только процесс формирования с,.В таблице приведена программа, поясняюцая порядок подключения входцых сигналов мультиплсксором 6 ца вход интегратора 3. Для простоты предположим, что все величины положительные, а коэффициент передачи делителя 2 равен единице.1229721 За 1 Нсь В л"1 м;. Величина, пос- Время интегтупающая на рированияинтегратор 3 Такт Запись в блок 18 тор 11 1 О 51 пУ Т 2 Ооп 3 Ооп Т 1/со 5 3 4 Со 5 У 5 Я 1 п У 6 Ооп 7 Че /Я вт 9 УВ 8 Ооп ьз=т+ ьс 10 81 п Т11 Ооп12 Уи /В13 Ооп14 Со 5 315 О оп16 Рп17 Ооп18 Б)п У19 Оол20 (Ъи21 Ооп ЕТ 17 17 17 Чи-- СО 5 О Р Т 9.)ог Ь 9 юг 51 У Ис - з в блок 11сумматор 1 Ов нуль 22 начало Ж 23 Как следует из таблицы, весь процесс Коммутация осуществляется мультиплексоформирования сосостоит из 21 такта, где ром 6, в качестве которого может быть истакт - это интервал времени между выход- пользована стандартная интегральная схема, ными импульсами делителя 20 длительное управляемая кодом.тью Т. В соответствии с программой на вход Интегратор 3 представляет собой после- интегратора 3 подаются последовательно довательно соединенные ключ (управгяемый величины 1151 пс, 11 11 созср и так далее. дешифратором 15 н задающий время интег 227 и 1Дальнейшие преобразования осуществляются аналогично, в соответствии с таблицей.Таким образом, все действия, все математические операции осуществляются в предложецном устройстве последовательно, Для измерения величины какого-либо сигнала интегратор 3 заряжается соответствующим напряжением и разряжается опорным, Для 4 С получения обратной величины поступают наоборот. В течение всего времени разряда число-импульсный код очередного слагаемого или сомножителя поступает соответственно в сумматор 11 или блок 18. Процесс умножения и деления описан выше.45Назначение управляемого делителя 2 - . введение коэффициентов согласно алгоритму обработки информации или режиму работы устройства.Он может быть выполнен в виде дешифратора, выдающего в определенные такты код соответствующего коэффициента на информационные входы ЦАП, на вход опорного напряжения которого подается выходной сигнал мультиплексора 6. Делитель 2 включает (фиг. 2) компараторы 24 - 25, осуществ ляющие совместно с резистивным делителем 22, формирующим уставки, и схемой 23 формирование сигнала ГЛ (гироазимут). рирования и собственно аг;ылоговый интег ратор) .В первом такте интегратор 3 заряжается напряжением ( )зпср в течение всего такт, а во втором он разряжается опорным напряжением до нуля или небольшого фиксированного уровня , который залается уставкой, подаваемой на второй вход компаратора 8. Триггер 9 через элемент 16 и формирователь 17 устанавливается в единицу в начале тех тактов, в которых необходимо занести очередное слагаемое в сумматор 11 или очередную величину в блок 18. В рассматриваемом примере это такты 2, 4, 6, 8, 11, 15, 19, 21, поступающие на вход элемента 16. 11 выбирается больше максимального из входных сигналов, так что компаратор 8 во втором такте перебросит триггер 9 в ноль и прекратит заполнение сумматора 11 (последний выполняется в виде реверсивного двоичного счетчика) выходными импульсами генератора 19 через элемент 12. В результате в сумматоре окажется записанной величина впср (интервал разряда интегратора 3 т пропорционален 1)з 1 псг). В третьем и четвертом такте интегратор 3 соответственно заряжается Оп и разряжается напряжением созга, а интервал времени его разряда (т 2) фиксируется в блоке 18.В пятом такте интегратор 3 заряжается напряжением впсв в течение времени тсь а затем в шестом такте вновь разряжается (.)о, причем интервал времени разряда запоминается блоком 18, Этот интервал пропорционален произведению в 1 пср , т, е.сж с Мс( с 10 15 20 25 ЗО Комас по этом сигналу переводится из оежи:1 а ГК (гирокомпас) в ГЛ в случае, если широта 1. или величина -ТсовК превысит уставку. Схема 27 осуществляет сборку по И г)И тактов, в которых использук)тся олинаковые разряды коэффициентов, сборку ц 1 И тактс 1 в и сигналов ГЛ, ГК, если какие - либо коэффициенты, испол ьзусмыс в этих тактах. разнятся в зависимости от режима компаса, и ицверси 1 о полученных сип 1 алов управления, цос 1 упаюгцих ца блок 28, который выполняет роль выпхолцо 1 о дешифратора.На выходах блока 28 в соответствующих тактах и режимах возникают коэффициенты, цостуцы 1 оц 1 ие ца 1 цформациоццые вхолы ЦЛП 29.Например, если на входы схемы 27 поступают такты 13, 6, 12, 14, 16, 18 и 20, как это оказано ца фиг. 2, в обоих режимах (ГЛ и ГК) коэффициент 1,К цри Ъе и Ь булет равен 118 (225-128-8-1), а в 20-ом такте коэффициент цри (5 в режиме ГК оулет равен 240 (255 -15) и т. д. (своболные входы элементов И блока 28 соединяются с шиной логической единицы). В третьем же гакте коэффициент при 11 уменьшается ло 31 (255.128-64-32) лля того, чтобы напряжение сов(: успело разрядить интегратор 6 в четвертом такте. Однако возможен и иной цу.гь; четвертый такт может быть выбран длиннее остальных, лля чего делитель 20 частоты (в качесгве которого может использовагься счетчик с выходом переш 1 лнеция) выполняется управляемым (например, четвертый такт может управлять мультиплексором, установленным на выходе делителя 20 и ком мутирующим выходы переполнения с лвух его старших разрядов - в течение чегвертого такта используется самый старший, в течение остальных -- прелыдущий).Схема 5 (фиг. 3) управляет направлением счета в сумматоре 11. На элемент 30 поступак 1 т (в рассматриваемом примерс) такты 2, 13, 7 и в начале этих тактов В-три гер 34 фиксирует состояние компаратора (использу 1 отся В-тргг 1 еры, срабатывающие цо перслцему фронту импульса на тактовом вхоле С), которое определяется знаком величин ( з 1 пц Ун/К и ,. Т;1 ким образом, элемент 33 определяет знак произведений (рс(, - сов р,КеК ,впу, который в тактах 8, й и 9 через мультиплексор 35, построенный так же, как мультиплексор 6, поступает ца знаковый вход сумматора .Триггер 32 и элемент 34 опрелеляют знак в 11-ом такте, поскольку в 9-ом такте знак величины (1)впс(: -- 1 щ) из старшего(знакового) разряда сумматора 1 переписывается в триггер 32.Дешифратор 14 управляет полярностью интегрируемого синала, чем обеспечивается разряд интегратора 3 (в соответствующих тактах) при любой полярности его входного сигнала. Мультиплексор 38 перелает ца вы 122972хол лешифрз горл 18 знаки плюсмицхс О. т. Нли Вь)холцой сеп цд;1 ко)г)д 11 дтора 8 в такта, цос.тупаюццх цз Вхог элс мецтз 36.Например, в 1 срвом тз). гс ицвертор-по- ВТОРИТЕЛЬ / ПОВТОРЯЕТ ЗЕН)К ХОЛЦО ВЕГ 1 ИЦ 1- ЦЫ (ВП) ВО ВТОРОМ ИЦВС) ГИР ЕТ ЗНДК комцаратора 8, д В третьем вес глд цсрслг)сг мицу с. В сООтвс. стагги с тао.1 ице): зггзк ц, Ос логжсе 1 псрслае)зтьс 51 1 д ВыхОл мульт 1,1 ск. сора 38 в 1, 4, 5, 7, О. 12, 14, 16, 8 и 2 0 в ,актах, минус в 3 такте, а во 2, 6, 8, 11, 13, 5, 7, 9 11 2 тактах зцак лолжец )Прслелятьс 5 кОмигрстором 8. Нд ВыхОл х,Еьиплексора 38 (он может быть выполнен так жс, как мультиплексор 6, или В вилс трех ключей, ца вхолы которь)х завелецы сиг;)злы пит, о. т. и выхол инвертора 39, выхолы которых обелигены, а ца упрзвляк)ие) входы поступагот соответствеццо сигцалы с элемента 37, третий такт, и с выхола элемента 36) поступают таким образом сигцалы логического нуля или логической елинццы, управляющие работой (коэффициентом псредачи) инвертора повторите.гя 7.Второй дешифратор 15 (фиг. 5) опрслеляет время интегрирования. В прелложеццом устройстве это либо Т (ллительцость такта), 25 либо т; (залается блоком 18), Соответственно мультиплексор 42 может быть выполнен описанным образом или в виде лвух клюцей.В блоке 18 (фиг. 6) в тактах, поступающих на вход элемента 43 (в рассматриваемом случае это 9-й такт) кол с выхола суммато- зо разаписывастся в сцетцик 44. В тех же тактах, когла ца выхоле элемс)1 га 1 появляется число-импульсный кол (Например, 4, 6, 13 и т. л.) оц такжс записывается в счетчик 44. В кджлом такте с Небольшим врс)Сццым слвиго , необходимым лля завершсция перс холцых процессов в счетчиках 44 и 45 и состав,яюцеим цорялка 1/2 периода Евыхолцых импульсов гецсратора 19, по импульл на выходе линии 47 залержки этот кол переписывается в счетчик 45, который затем начинает вычитать из этого кода импульсы с выхода гецератора 9 ло момента переполнения счетчика 45, а точнее прихола его в нулевое состояние. Инвертор 48 блокирует счетчик 45, а временной ицтервал т, пропорциональный величине кола, записан ного в сцетцик 45 в начале данного такта, поступает на дешифратор 15.Распрелелитель 21 лля формирования лолжсц осугцсствлять послеловатсльное распределение выходных импульсов делителя 20 ца 23 такта, т. е. на 23 своих выхола 50 (в качестве распределителя 21 может быть использован также кольцевой слвиговый регистр, в котором цри включении устройства црсз формирователь импульсов от Напряжения цитдция записывается елицицд в первый разрял и цу,)и во все остальные).22-и такт поступает на тактовый вхол блока 12 (оц выполнен в виде лвух реп)стров лля вслициц с, и :, на тактовый Вхол перНого из которых и поступает 22-1 такт, а на ицфор маци )цц).10 вхолы с)боих регистров цс)с".уцаст вых 1)ЛН 1) Но: сум )е)тоггг 1). Блок 13 солег)ж;Ет циФродцг)лс 1 говыс преобразоватсл 1: ц сс)111 гсси по цислу регистров бло 2);1)лцс)сть сх м 1)тора 11 и сч 1.тчикОВ 444 ) 1)ыби рзстся,гостаточнои л,я иск;1 юс)и Я И)З и )ж)ос 1 И ИХ ПСРСПОГ 1 ЦЕ 1 ИЯ Е ХЧЕТОХ здлдццого длгор:)тмз выработки управляюих возлсйствий.Га)сим образом, в прелложенцом устройс:вссхцгсствляется преобразовацие ацзло. совой 11 цформдции в лискретцый вил и цослсп 101 цдя х)дтсматическ;Ея Обраооткд, Олдко в цем отсутствует собственно АЦП и арифметико-логицеский блок, а также ПЗУ. .Че)тематиясскг)Я обработка в предложенном устройстве может осуществляться в зависимости от вцецгцих условий (с(.,совК), цтоЖОбеспсцивдст алдптивцость его структуры.Фог).)1 ц.га идобретенгг.чУстройство управлсция, солержашее блок формирования, управляемый лелитель напряжеция и интегратор, от.гичаюиееея тем, цто, с целью повышения точности, в него ввелены источник опорного напряжения, схема опрелелеция знака, мультиплексор, ) 11 рднляемый ицвертор-повторитель, послелс)идтсльцо соелицеццыс компаратор, триггер, элемент И, цзкдпливдюгций сумматор, олок регистров и блок цифроацдлогового прсобразовация. д также лвд лешифрзтора, элемент ИЛИ, формирователь импульсов, блок формирования интервалов и послеловательно соелицеццые генератор тактовых импульсов, лелитель частоты и рдспрелелитель импульсов, при этом выхолы блока формировация соелицецы с первыми входами мультиплексора, соелицеццого выходом с вхолом управляемого лелителя напряжения, выхол которого соелинец с вхолом управляемого инвертора-повторителя, соелиненцого выхолом с вхолом интегратора, выкал котороо подключен к входу компаратора, выхол лелителя частоты соединен с первым вхолом блока формировдция интервалов, второй вход которого цолклюцен к выхолу генератора тактовых импульсов и второму вхолу элемента И, выход компаратора соелинен с входом схемы опрелелеция знака и входом первого лешифратора. выхол которого соединен с вторым вхоЛом управляемого ицвертора-повторителя, причем выхолы распрелел ител я импульсов соели цены с соответствующими тактовыми вхолами управляемого лелителя напряжения, первого и второго лсшифраторов, блока регистров, б)лока формирования интервалов, накапливаощсго сумматора, мультиплексора, элемента ИЛИ и схсмы Опрслсг 1 ени 51 зцакд, Выхол которое соелинен со зцаковым В;олом цдкапливаю 22972 1 Ошего сумматора, выход источника опорного напряжения соединен с вторым входом мультиплексора, выход элемента ИЛИ соединен через формирователь импульсов с вторьм входом триггера, выходы накапливаюшего сумматора соединены с информационными входами блока формирования интервалов, выход которого соединен с входом второго дешифратора, соединенного выходом с управлявшим входом интегратора.Соста а Техре Тираж ВНИИПИ Государс по делам изоб 113035, Москва, Ж -Филиал ППП Патент, Редактор С. ПатрушевЗа к аз 2228147 иЖжнцрс 3 пщиь бГ гуюб Фб итель П. КудрявцевИ. Верее Кор836 Подвенного комитета ССретений и оп крытий35, Раушская наб.,г. Ужгород, ул. Про