Устройство для измерения фазовых сдвигов

(19) (11) ОПИСАНИЕ ИЗОБРЕТЕНИ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 9, про азован 2 и прео м л ьтиплексоров 8, сумматора 15 вычислезадания но тров 25 и 2 емента 20 6,четчи ал-на 31 иляю оэ нны сного сигнала,зовом сдвии 29,19.Ввеифровых СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство ССУ 943598, кл. С 01 К 25/00, 198Авторское свидетельство СССРР 174711, кл. С 01 К 25/00, 19(54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ФАЗОВЫХ СДВИГОВ(57) Изобретение может быть использовано для помехоустойчивого измерения сдвига фаз в радиотехническихи измерительных устройствах. Устройство содержит умножители 27блок 13 деления и генератордение в устройство аналого-ц преобразователеи 1, сора 3 дискретного Фурье, регистров 4, у 5 и б, квадраторов 7 и 9, вычитателя 12, блок ния арксинуса, блока 1 мера гармоники, вольтм блока 17 управления, эл совпадения, триггера 2 22, преобразователя 23 пряжение, линий задержк образование новых связ ментами устройства обе можность раздельного и зовых сдвигов основног его гармонических сост счет запоминания получ фициентов Фурье комплек несущих информацию о фа ге в каждой гармонике.,12 Изобретение Относится к измери-, тельной технике и может быть использовано для помехоустойчивого измерения сдвига фаз в радиотехнических и измерительных устройствах.Цель изобретения - расширение частотного диапазона, а также обеспечение гозможности разцельного иэ" МЕРЕНИЯ фЯЭОБЫХ СДДИГОВ ОСНОРНОГО сигнала и его гармонических составляющих.На фиг.1 изображена. структурная схема устройства для измерения фазовых сдвигов гармонических :игналов, на фиг.2 - структурная схема блока управления всем устройством, на фиг. 3 - структурная схема процессора дискретного преобразования Фурье ИПФ), на (1:иг,4 - структурная схе - ма первого блока управления процессора Д 11 Ф ,на фиг.5 " структурная схема второго блока управления процессора ДПФ Устройство содержит аналогоцифровые преобразователи (ЛЦП) 1 и 2, процессор ДПФ 3, набор 4 дыхоцных регистров, мультиплексоры 5 и 6, кдадраторыи 8, сумматор 9, промежуточные регистры 10 и 11, дычитатель 12, блок 13 деления, регистр 14 делителя, блок 15 вычисления арксинуса, регистр 16 результата, Олок 1 управления, блок 18 задания номера гармоники, генератор 19, элемент 20 совпадения, триггер 21, счетчик 22, преобразователь 23 интервал-напряжение, квадратор 24, вольтметры 25 и 26, умножители 2 и 28, АЦП 29, линии 30 и 31 задержки,При этом информационные входы первого и второго АЦП являющиеся дходамн у стройства,подключены соответственно к входам первого и второго вольтметров, а выходы соедине.ны с соответствующими информационными входами процессора ДПФ, информационный выход которого соединен с объединенными информационными входами набора выход алых регистров, управляющий вход каждого из которых подключен к соответствующему управляющему выходу процессора ДПФ, Выходы 1, старших разрядов каждого выходного регистра соединены с соответствующими информационными входами первого мультиплексора, а дыхоцы 1, младших разрядов каждого выходного регистра соединены с соответствующими 26341 3,информационными входами второгомультиплексора: объединенные управляющие входы обоих мультиплексоровсоединены с первым выходом блокауправления, а выход каждого мультиплексора подключен к входам соответствующего квадратора, выходы которого соединены с входами сумматора,выход которого подключен к объеди О ненным информационным входам двухпромежуточных регистров, управляющие входы которых соединены, соответственно с вторым и третьим выходами блока управления, а выходы ре-гистров подключены к соответствующимвходам вычитателя, выход которогосоединен с входом делимого блока деления вход делителя которого подключен к выходу регистра делителя, 2 б а выход через блок вычисления арксину а - к информационному входурегистра результата, управляющийвход которого соединен с четвертымвыходом блока управления, управляю щий вход которого подключен к выходу блока задания номера гармоники.Выходы каждого из вольтметровсоединены с соответствующим входомпервого умножителя, выход которогоподключен к первому входу второгоумножителя, выход которого соединен с информационным входом третьегоаналого-цифрового преобразователя,выход которого подключен к информационному входу регистра результата,управляющий вход которого через первую линию задержки соединен с управляющим входом третьего АЦП и черезвторую линию задержки соединен с нулевым установочным входом триггера :1 Ьи выходом переполнения счетчика, управляющий вход которого соединен спервым управляющим входом процессора ДПФ и единичным установочным 4,6;входом триггера а счетный вход счетЭчика подключен к объединенным управляющим входам первого и второго АЦПк второму управляющему входу процессора ДПФ и выходу элемента совпадения, один из входов которого под- Яключен к выходу генератора импульсов,а второй - к прямому выходу триггера и входу преобразователя интервалнапряжение, выход которого черезтретий квадратор подключен к второму входу второго умножителя. Устройство работает следующимобразом.3 1226По команде Пуск процессора ДПФ" запускается процессор 3, устанавливаются в нулевое состояние счетчик 22 и в единичное состояние триггер 21, который разрешает прохождение импульсов дискретизации с генератора 19 через элемент 20 совпадения на управляющий вход АЦП 1 и 2 и ироцессора ДПФ 3. Входные сигналы х(С) и у после аналого-цифрового пре- О образования на АЦП 1 и 2 поступают. на соответствующие информационные входы процессора ДПФ 3. Синхронизация приема выборок входных сигналов х(п) и у(п) в оперативном запоминающем устройстве (ОЗУ) процессора ДПФ 3 осуществляется импульсами дискретизации с выхода элемента 20 совпадения, поступающими на второй управляющий вход процессора 3. После 20 приема М выборок входных сигналов на выходе счетчика 22 появляется импульс переполнения, который устанавливает в "0" триггер 21, запрещая тем самым прохождение импульсов 25 дискретизации через элемент 20 совпадения. Длительность выборки входного сигнала Т, равная длительности импульса на единичном выходе триггера 21, с помощью преобразователя 23 интервал-напряжение преобразуется в напряжение, пропорциональное И,и после возведения в квадрат (И) поступает на один из входов умножителя 28, на второй вход которого подается35 произведение Щ У ), с выхода умножителя 27, на входы которого поступают напряжения с выходов вольтметров 25 и 26, измеряющих амплитуды входных сигналов х(С) и у(с).Таким образом, на выходе умножителя 28 после приема реализации входных сигналов получается произведение (И У, У ), которое поступает на информационный вход АЦП 29.Импульс переполнения с выхода счетчика 22 через линию 31 задержки запускает АЦП 29, .а затем через линию 30 задержки заносит преобразованное в цифровой код произведение (И. П Б,) в регистр 14 делителя.После поступления Б выборок входных сигналов процессор ДПФ 3 выполняет дискретное преобразование Фурье комплексной выборки:2(п) = х(п) + 1 у(п)341 4Информационный выход процессора ДПФ 3 соединен с объединенными информационными входами выходных регистров набора 4, а управляющий вход каждого из выходных регистров 4, подключен к соответствующему -му выходу процессора 3. Комплексные коэффициенты Фурье (размерности 2 Ь двоичных разрядов) по мере вычисления поступают на информационный выход процессора ДПФ 3 и записываются в один из И выходных регистров набора 4 путем подачи на последней итерации ДПФ на управляющий вход соответствующего регистра импульса записи из процессора 3. В процессе записи устанавливается взаимно однозначное соответствие между номером коэффициента Фурье К и номером выходного регистра 4.набора 4, причем действительная часть коэффициента Фурье КеРЬ)1 записывается в Ь старших разрядов регистра (4 е ), а мнимая часть коэффициента Фурье 1 РЙ)1 - в Ь младших разрядов регистра (4 )После окончания преобразования начинается этап измерения разности фаз Ьс, для чего блоком 18 задания. номера гармоники задается номер 1 с-й гармоники и осуществляется запуск блока 17 управления фазометра.Последний принимает код 1 с-й гармоники иэ блока 18 задания номера гармоники, в соответствии с которым он вырабатывает управляющие сигналы для мультиплексоров 5 и 6, поступающие на первый вход блока управления. На первом этапе вычислений код Е-й гармоники из блока 18 задания номера гармоники проходит без изменения 1на объединенные управляющие входы мультиплексоров 5 и 6 в результате чего на выходах мультиплексоров 5 и 6 появляются соответственно действительная и мнимая части Е.-го коэффициента Фурье, которые, пройдя квадраторы 7 и 8, поступают на входы сумматора 9, на выходе которого образуется величина, равная .сумме квадратов действительной и мнимой частей Е-го коэффициента Фурье (квадрат Е-го коэффициента фурье), т,е. величина Р Ос) = Ке РЬ) + Ы РОс).где и = О, ИВеличина Р Ь) с выхода сумматора 9 поступает на объединенные ин 1226341формационные входы двух промежуточных регистров 10 и 11 и записывается в первый из них путем подачи импульса записи на управляющий вход регистра 10 с второго выхода блока 17 управления.На втором этапе вычислений блок 17 управления преобразует код номера гармоники Е, поступающий из блока 18 задания номера гармоники, путем поразрядного сложения по модулю 2 с кодом (11-1) и сложением с "1 в код (К-к). Этот код через первый выход блока 17 управления подается на объециненные управляющие входы мультиплексоров 5 и 6, на выходах которых появляются соответственно действительная и мнимая части (И-И-го коэффициента Фурье, которые пройдя квадраторы 7 и 8, поступают на входы сумматора 9, на.выходе которого образуется величина, равная сумме квадратов цействительной и мнимой частей (И-И-го коэффициента Фурье (квацрат модуля (И-к)-го коэффициента Фурье), т.е. величинаР (И-К) =Ее Р(М)1 Тт Р(Ы-).Величина Рг Ь-Ц с выхода сумматора 9 заносится во второй промежуточный регистр 11 путем подачи: импульса записи на управляющий вход регистра 11 с третьего выхода блока 17 управления. Величина Рг Йс) и Р (И - к) с выходов регистров 10 и 1 1 поступают на входы вычитателя 12, на выходе которого образуется разность Рг (к)-Рг (И-), которая в блоке 13 деления делится на величину И П Бг, поступающую из регистра 14Рг ( ) Рг (11 . ),целителя. Величина1 гвыхода блока 13 деления поступает вкачестве аргумента в блок 15 вычисления арксинуса, на выходе которогоискомая величина фазового сдвига 1-йгармоники,г(М - г 1 - ) 1Мк=в- к =ОРсзиМ О, Вгкоторая заносится в регистр 16 результата путем подачи на его управляющий вход импульса с 4-го выхода блока 17 управления.Измерение фазового сдвига другой-й гармоники может быть проведено путем задания номера гармоники д вблоке 18 и подачей сигнала "Пускфазомера" на блок 17 управления. Приэтом не требуется повторного приемареализации и перезапуска процессораДПФ 3, так как все коэффициенты Фурьенесущие информацию о фазовом сдвигев каждой гармонике, хранятся в наборе 4 выходньх регистров. Это значи 1 О тельно сокращает время на вычислениефазовых сдвигов в последующих гармониках.,Блок 17 управления может бытьреализован так, как показано на15 фиг.2. Он состоит из К-Б-триггеров32 и 33, гечератора 34 тактовых импульсов, распределителя 35 импульсов,счетчика 36, набора 37 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента И 38. СигК налом Пуск ФМ, являющимя сигналомзапускающим блок 17 управления и начинающим первый этап вычисления,устанавливается в нулевое состояниетриггер 33 и в единичное состояние25 триггер 32, прямой выход которогоразрешает прохождение импульсов сгенератора 34 через элемент И 38 навход распределителя импульсов 35.Первым импульсом распределителящ 35 происходит запись кода номерагармоники Е, поступающего на информационные входы блока 17 управленияв счетчик 36, с выхода которого этоткод поступает на первые входы набора 37 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.Вторые входы этих элементов соединеныс прямым выходом триггера 33, поэтому на первом этапе вычислений свыхсда набора 37 элементов ИСКЛОЧАЮЩЕЕ ИЛИ, являющимся первым выходомблока управления, управляющим мультиплексорами 5 и 6, снимается кодномера гармоники к. Вторым импульсомраспределителя 35, поступающим навторой выход блока 17 управления,происходит запись величины Р (к) впромежуточный регистр 10. Третьимимпульсом распределителя 35, начинающим второй этап вычислений, устанавливается в единичное состояниетриггер 33, и прибавляется "1" ксчетчику 36, в результате чего навыходе набора 37 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливается код(Б-к). Четвертым импульсом распределителя 35, поступающим на третийвыход блока управления, происходитзапись величины Рг(М) в промежуточный регистр 11, л пятым импульсомраспределителя, поступающим на четвертый выход блока управления, происходит запись вычисленного фазового сдвига ьк в регистр 16 результата. Шестым импульсом распределителя 35 устанавливается в исходное состояние сам распределитель и в нулевое состояние - триггер 32, запрещая прохождение импульсов генератора 34 тактовых импульсов через элемент И 38 на вход распределителя 35.Процессор ДПФ состоит из оперативного запоминающего устройства 39, арифметического устройства 40,постоянного запоминающего устройства 41, входного регистра 42, выходного регистра 43, регистров 44 и 45, счетчиков 46 и 47 адресов, блоков 48 и 49 управления, счетчиков 50 и 51,дешифратора 52, набора 53 элементов совпадения и элементов ИЛИ 54-58.. Сигналом "Пуск процессора ДПФ"обнуляется счетчик 46 адреса оперативного запоминающего устройства 39и блок 49 управления, запускаетсяблок 48 управления, который по каждому импульсу дискретизации вырабатывает сигналы "ЗпРгВх", "ВК" и "+1сч АОЗУ", осуществляя тем самым занесение дискретной информации с выхода АЦП 1 и 2 в ОЗУ 39. Блок 48управления (фиг.4) состоит из триггеров 59-6 1, генератора 62 импульсов, распределителя 63 импульсов,элементов 64 и 65 совпадения и счетчика 66. Сигналом "Пускд устанавливается триггер 59, разрешая тем самым прохождение импульса дискретизации через элемент 64 совпадения наединичный установочный вход триггера 60,Каждый импульс дискретизации разрешает таким образом прохождение импульсов с генератора 62 через элемент 65 совпадения на счетный входраспределителя 63 импульсов, которыйи вырабатывает необходимую последовательность управляющих сигналов длязаписи дискретной информации в ОЗУ39., Пятый импульс распределителя 63импульсов устанавливает в "О" триггер 60 (до прихода следующего импульса дискретизации) и прибавляет"1" к счетчику 66, После приема Иимпульсов счетчик 66 вырабатываетимпульс переполнения, который поступает на 5-й управляющий выходблока 48 управления и производит 22- 34 1 8установку в "0" счетчика 46 адресовОЗУ, счетчиков 50 и 51 и регистра45 арифметического устройства, Кроме того, он запускает блок 49 управления, который вырабатывает управляющие сигналы, необходимые длявыполнения ДПФ,Блок 49 управления (фиг.5) состоит из триггеров 67 и 68, распредели 10 теля 69 импульсов, элемента 70 совпадения и генератора 71 импульсов.Сигналом "Пуск БУ 2" устанавливаетсяв "1" триггер 68, разрешающий прохождение импульсов генератора 71 че 15 рез элемент 70 совпадения на счетныйвход распределителя 69 импульсов,который вырабатывает серию управляющих импульсов, необходимых длявыполнения ДПФ над выборкой, хранящейся в ОЗУ 39.ДПФ определяется выражением8-1Р(1 с) = ,С г(п)И, 1 с = О,И,и=О25 ьк 2 Й211 где Ю = соз - пЕз 1 п - пЕ И И ф г(п) = х(п) + у(п) которое может быть переписано вн 2 л 2 Фх(п 1 со 5 - п)с+у(д 151 п - пМи:оМ М35Сигналом с первого выхода блока 49 управления осуществляется считывание из ОЗУ г(п), а из постоянного запоминающего устройства И . Сигнак лом с второго выхода блока 49 управления считанная информация записывается в регистр 43 оперативного запоминающего устройстваи в регистр 44 постоянного запоминающего устройства, причем в старшие разряды регистра 45 заносится х(п), а в младшие у(п). В регистр постоянного запоминающего устройства 44 заносится соответствен 2но соз - пк (старшие разряды) иМз 1 п - п 1 с (младшие разряды).ИПосле поступления на 1-й и 2-йвходы арифметического устройства 40х(п) и у(п), а на 3-й и 4-й входы2 и 2 исоответственно соз - пЕ и зп - п 1 сИ Я1226341 9на 1-м и 2-м выходах арифметического устройства через время задержки р аспространения сигнала на указанных схемах образуется суммаА =й .хн 1 сав - Ысфов 1 л - п 1 сЧ й Ч йЬС =С .гйсов - ггпу-хо 1 Бгг - п 1И М где Л и С 1 - аналогичные суммы,л-г гг 10 полученные на предыдущем шаге вычисления.3-м импульсом блока 49 эти суммы заносятся в регистр 45 арифметического устройства, а 4-й импульс15 после прохожцения одной из схем совпадения набора 53 переписывает полученную сумма Ли Сг, в соответствующий регистр набора 4 выходных регист-, ров 5-й импульс блока 49 управле- А-20 ния прибавляет "1" к счетчикам 46 и 47 адресов ОЗУ и постоянного запоминающего устройства и к счетчику 50, который считает число и = О,И,Так, посла пуска блока 49 управления на первом проходе распределителя 69 импульсов блока 49 управления на регистр 45 арифметического устройства заносится А =х(0) и С = у(0), На Ы-м проходе распределителя 69 импульсов 3-м импульсом блока 49 управления в регистр 45 арифметического устройства заносятсягвеличины А ,=х(п) и Сг, =и:а35 - уп). которые представляют соп=0бой действительную и мнимую части пулевого коэффициента Фурье. 4-й импульс блока 49 управления, пройдя элемент 53 совпадения заносит эти 40 величины в выходной регистр 4 ь набо ра 4, 5-й импульс прибавляет "1" к счетчику 50, на выходе переполнения которого образуется импульс, прибавляемый к счетчику 51, определяюще э му номер коэффициента Фурье К. Следующие И проходов распределителя 69 импульсов блока 49 управления формируют действительную и мнимую части первого коэффициента Фурье Ь = 1), 50 которые заносятся в соответствующий регистр набора 4 Р, ) импульсом с выхода схемы 53, совпадения. После вычисления всех гг коэффициентов Фурье импульс переполнения с выхода датчиками 51 устанавливает в "0" триггер 68 блока 49 управления, запрещая работу распределителя 69 импульссв. 10Запоминание полученных коэффициентов Фурье комплексного сигнала, несущих информацию о фазовом сдвиге в каждой гармонике, позволяет вычислять фазовые сдвиги раздельно для различных гармоник входного сигнала. Исключение повторного запуска процессора ДПФ для вычисления фазового сдвига в последующих гармониках позволяет сократить по сравнению с известным устройством время вычисления фазовых сдвигов,Формула изобретения Устройство для измерения фазовых сдвигов, содержащее умножители, блок деления, генератор, о т л и ч а ющ е е с я тем, что, с целью расширения частотного диапазона и функциональных возможностей за счет обеспечения раздельного измерения фазовых сдвигов основного сигнала и его гармонических составляющих в него введены аналого-цифровые преобразователи, процессор дискретного преобразования Фурье, регистры,мультиплексоры, квадраторы, сумматор, вычитатель, блок вычисления арксинуса, блок задания номера гармоники, вольтметры, блок управления, элемент совпадения, триггер, счетчик преобразователь интервал-напряжение, линии задержки, при этом информационные входы первого и второго аналого-цифровых преобразователей, являющиеся входами устройства подключены соответственно к входам первого и второго вольтметров, а выходы соединены с соответствующими информационными входами процессора дискретного преобразования Фурье, информационный выход которого соединен с объединенными информационными входами набора выходных регистров, управляющий вход каждого из которых подключен к соответствующему управляющему выходу процессора дискретного преобразования Фурье, выходы Ь старших разрядов каждого выходного регистра соединены с соответствую. щими информационными входами первого мультиплексора, а выходы . младших разрядов каждого выходного регистра соединены с соответствующими информационными входами второго мультиплексора, объединенные управляющие входы обоих мультиплексоров соединены с первым выходом блока11управления, а выход каждого мультиплексора подключен к входу соответствующего квадратора, выходы которых соединены с входами сумматора,подсоединенного своим выходом к объединенным информационным входам двух промежуточных регистров, управляющие входы которых соединены соответственно с вторыми и третьим выходами блока управления, а выходы регистров подключены к соответствующим входам вычитателя, выход которого соединен с входом делимого блока деления, вход делителя которого подключен к выходу регистра делителя, а выход через блок вычисления арксинуса подключен к информационному входу регистра результата, управляющий вход которого соединен с четвертым выходом блока управления, соединенного управляющим входом с выходом блока задания номера гармоники, выход каждого из вольтметров соединен с соответствующим входом первого умножителя, выход которого подключен к первому входу второго умножителя, соединенного выходом с"ч, 12информационным входом третьего аналого-цифрового преобразователя, выходкоторого подключен к информационномувходу регистра делителя, управляющий вход которого через первую линию задержки соединен с управляющимвходом третьего аналого-цифровогопреобразователя, и через вторую линию задержки соединен с нулевым установочным входом триггера и выходом переполнения счетчика, управляющий вход которого соединен с первым управляющим входом процессорадискретного преобразования Фурьеи единичным входом триггера, а счетный вход счетчика подключен к объединенным управляющим входам первогои второго аналого-цифрового преобразователя, к второму управляющему 20 входу указанного процессора и выходу элемента совпадения, один извходов которого подключен к выходу .генератора, а второй - к прямомувыходу триггераи входупреобразователяинтервал-напряжение, выходкоторогочерез .третийквадратор подключенк второму входувторого умножителя.1226341 Составитель В. ЮубинТехрец Л,Олейник Корректор А. Тя дактор Н. Яцол Подщ мите каз 2126/4 ткрьп ая н. оизводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4 Тираж 728 ВНИИПИ Государственного к по делам изобретений и 113035, Москва, Б, Раущс