Устройство для контроля однотипных логических узлов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 06 Р 11 л,. ПИСАНИЕ ИЗОБРЕТЕН СТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИД(71) Минский радиотехнический институт(56) Авторское свидетельство СССР У 883912, кл. 0 06 Р 11/22,1980.Авторское свидетельство СССР В 1024924, кл, С 06 Р 11/16, 1981. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛИ ОДНОТИПНЫХ ЛОГИЧЕСКИХ УЗЛОВ .(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при тестовом диагностировании. Цель изобретения - , повышение достоверности контроля и ,. производительности. Устройство содер,ЯО 122323 сбоев, При выявлении сбоя в одном из контролируемых однотипных логических узлов этот сбой фиксируется блоком выявления сбоев, который осуществляет идентификацию номера отказавшего узла и типа ошибки. При этом осуществляется повторный цикл контроля для выявления подтверждения сбоя отказавшего узла. Если при очередной реализации повторного контроля обнаруженный сбой подтверждается, то конечным адресом цикла контроля будет адрес той тестовой комбинации, на которой этот сбой проявился. При.одновременном сбое во всех узлах этот сбой. обнаруживает блок анализа, ра- ,ботающий по принципу сигнального анализатора. При этом опять происходит повторный контроль. Условием забра- Св ковки узлов является наличие двух сбоев при организациях циклов конт- д роля, 5 ил, 12232Изобретение относится к вычислительной технике, в частности к аппаратуре контроля логических вычислительных машин, и может быть использовано в электронике для контроля логических микросхем средней и большейстепени интеграции, а также в составе автоматических комплексов и автоматизированных систем управленияпроизводства ТЭЗов, контроллеров и 1 Одругия логических узлов.Цель изобретения - повышение достоверности контроля и производитель-,ности,На фиг. 1 представлена блок-схема 1предлагаемого устройства; на фиг,2 -блок управления; на фиг. 3 - схемаблока выявления сбоев; на фиг. 4 -схема блока анализа; на фиг, 5 - схема генератора тестов, 20Устройство содержит блок 1 управления, генератор,2 тестов, блок 3анализа, блок 4 выявления сбоев, однотипные контролируемые логическиеузлы 5.1 - 5 В. 25Блок управления (фиг.2) содержитэлемент ИЛИ-НЕ 6, триггер 7, генератор 8 тактовых импульсов, триггер 9,элемент И 10.Блок выявления сбоев (фигЗ) со- ЗОдержит группу шифраторов 11.1 - 11.К,шифратор 12, группу счетчиков 13.113.К сбоя, триггер 14, элементИЛИ 15, счетчик 16 циклов контроля,блок 17 памяти сбоев блок 18 индиФ35кации,Блок анализа (фиг. 4) содержит распределитель 19 импульсов, сигнатурныйанализатор 20, регистр 21, схему 22сравнения, блок 23 памяти эталона,Генератор тестов (фиг. 5) содержит узел 24 контроля по четности,буферный регистр 25, элементы И 26 и27, узел 28 памяти, регистр 29, узел30 считывания, группу информационныхвыходов 31, вход 32 синхронизации,43вход 33 блокировки, выход 34 признака начала контроля, выход 35 признака цикла контроля, выход 36 признака конца контроля, выходы 37 признакатестового набора. При подаче разрешающего уровня "начальной установки" на единичный вход триггера 7 последний запускает , генератор 8 тактовых импульсов, кото" Я рый формирует синхроимпульсы, поступающие на вход элемента И 10 и на синх-, ропровод генератора 2 тестов . При пос 33 31туплении с выхода 34 признака начала контроля генератора тестов высокого уровня на единичный вход триггера 9 и на другой вход элемента И 10 происходит сброс распределителя 19 импульсов, а также его синхронизация и синхронизация блока 17 памяти сбоев в блоке 4 выявления сбоев.Триггер 7 при поступлении высоких уровней с выхода 36 признака конца контроля генератора 2 тестов и с выхода признака сбоя блока памяти сбоев блокирует генератор 8 тактовых импульсов.При поступлении с выхода 36 признака конца контроля генератора 2 тестов сигналов высокого уровня триггер 9 блокирует работу распределителя 19 импульсон.При поступлении синхроимпульса на вход 32 синхронизации генератора тестов узел 30 считывания формирует адрес узла 28 памяти и сигнал записи в буферный регистр 25. На выходной шине узла 28 памяти формируется параллельный код, который переписывается в буферный регистр 25 по команде записи. Узел 24 контроля по четности формирует разрешающий уровень при совпадении выходов узла 28 памяти и буферного регистра 25, При несовпадении выходов узел 24 контроля по четности формирует запрещающий уровень, узел 30 считывания блокируется на текущем адресе и при поступлении следующего синхроимпульса по входу 33 производит повторную запись в буферный регистр 25, Этим же уровнем блокируется формирование разрешающего уровня на выходе 34 признака начала контроля.Разрядность используемой двоичной комбинации на выходной шине зависит от количества входов контролируемых однотипных логических узлов 5.1-5,0,Три старших разряда выходной шины узла 28 памяти выполняют следующие функции. При считывании последней тестовой комбинации появление уровня логического нуля в первом старшем разряде соответствует выдаче команды "Конец измерения" на выходе 36 признака конца контроля. Уровень логического нуля во втором старшем разряде выходной шины узла 28 памяти блокирует элемент И 26. Это необходимо для организации начальных и подготовительных установок для контролируемых однотипных логическихузлов 5.1-5,Я. Выход третьего старшего разряда является выходом 36признака режима контроля генератора2 тестов. Появление уровня логической единицы в третьем старшем разряде выходной шины узла 28 памяти указывает на начало очередной матрицытестовых комбинаций. Каждая матрицатестовых комбинаций обеспечиваетпроверку правильности выполнения определенной функции контролируемымиоднотипными логическими узлами 5.15,Я. По сигналу с выхода третьегостаршего разряда в регистр 29 производится запись начального адреса матрицы тестовых комбинаций, которыйхранится там до начала следующей матрицы, Вход 33 блокировки генератора2 тестов обеспечивает принудительнуюзапись начального адреса матрицы тестовых комбинаций из регистра 29 вузел 30 считывания при организациивнутренних циклов контроля. Уровеньлогической единицы на входе 33 черезэлемент И 27 разрешает запись в узел.30 считывания начального адреса матрицы тестовых комбинаций из регистра 29 й запрещает смену информации,хранящейся в регистре 29.1Блок 4 выявления сбоев имеет К групп ЗОвходов (где К - число контролируемыхвыходов однотипных логических узлов),группу шифраторов 11.1 - 11 К, реализующих выражение (1), которые говорят о расхождении информации, поступа-З 5ющей от контролируемых узлов:, ( (5 . 1 . К) (5 . 2. К),: . (5 . Ы. К) Ч 6. Г л)(5.2.К) (5.Я.К,(1)где1,К; Я " число контролируемых однотипных ло.гических узлов,На выходах шифратора 12 формируется информация, присутствующая набольшинстве выходах контролируемыходнотипных узлов, согласно следующему выражению:50(5.Я.1)Ч(5.1.1) (5.2.1.) (5.Я. ) (2)При обнаружении сбоя в одном из 55 контролируемых логических узлов 5.1- 5.Я,на выходе соответствующего шифратора группы 11.1 - 1.К появляется уровень логической единицы, который через элемент ИЛИ 15 поступает на единичный вход триггера 14. Управление триггером 14 осуществляется также сигналом с выхода схемы 22 сравнения блока анализа. Триггер 14 формирует сигнал, который поступает на вход элемента И 27 и на вход считывания регистра 29, тем самым запускает средства организации процедуры внутреннего контроля и разрешает работу счетчика 16 циклов. Содержимое последнего увеличивается на единицу после завершения каждого цикла повторного контроля, которые задает генератор тестов с выхода 35. Коэффициент пересчета счетчика 16 циклов равен двум.Размер цикла внутреннего контроля не является постоянным и зависит от того, подтверждается ли выявленный сбой одного иэ контролируемых логических узлов 5.1-5.Я при повторных процедурах контроля. Начальный адрес цикла внутреннего контроля всегда совпадает с начальным адресом соответствующей матрицы тестовых комбинаций. В случае, когда при очередной реализации повторного контроля обнаруженный ранее сбой не подтверждается, цикл завершается последним адресом матрицы тестовых комбинаций. Если же при очередной реализации повторного контроля обнаруженный ранее сбой также повторяется, то конечным адресом цикла является тот адрес матрицы тестовых комбинаций, на котором этот сбой проявляется.Величины самих матриц тестовых комбинаций не являются случайными, Каждая матрица содержит минимальное количество тестовых комбинаций, вклю чая и установочные, необходимых для проверки правильности выполнения логических операций. После завершения третьего цикла внутреннего контроля счетчик 16 циклов формирует сигнал, который устанавливает триггер 14 в нулевое состояние и очищает группу счетчиков 13.1 - 1 Э.К сбоев.Каждый из счетчиков 13.1-13.К сбоев группы фиксирует сбои, происходящие в соответствующем контролируемом логическом узле 5,1-5.Я и формирует адресные сигналы для блока 17 памяти сбоев при наличии двух сбоев в одном из контролируемых логических узлов 5.1-,5,Я, Блок 17 памяти сбоев в зависимости от наличия сигналов на выходах счетчиков 13.1(адреса) 23 1 2 3 О О О О О 1.3.К сбоев группы и на входе сигнала, на который поступает сигнал ошибки схемы сравнения 22 блока 3 анализа, включает лампочки "Контроль .повВыходные сигналы счетчиков сбоев группы Блок 17 памяти сбоев является дешифратором, выполненным в виде ПП ЗУ, прошивка которого соответствует представленному таблице.Нули в графах таблицы указывают на отсутствие соответствующих сигналов и на выключенное состояние соответствующих лампочек блока 18 индикации, Единицы в графах таблицы указывают на присутствие соответствующих сигналов и на включенное состояние соответствующих лампочек блока 18 индикации.Блок 3 анализа содержит распределитель 19 импульсов, сигнатурный анализатор 20, регистр 21, схему 22 сравнения и блок 23 памяти эталона. Начальная установка производится сигналом "Высокий уровень", с выхода триггера 9 поступающим на вход сброса распределителя 19 импульсов. С этого момента до прихода низкого уровня на этот вход при поступлении О каждого синхроимпульса от элемента И 10 на распределитель 19 импульсов он формирует импульсы, управляющие работой блока 3 анализа. На информационные входы сигнатурного анализа- б тора 20 поступает информация с выходов шифратора 1.2. Сформированная сигнатура поступает в регистр 21 для торить", "Брак" и формирует сигнал "Сбой" на выходе признака сбоя.Работа блока 17 памяти сбоев представлена в таблице. О О О О О О О О О 1 О О О 1 О 1 .О О О О 1 1 О О О О О 1 .11 О О О 1 1О О О 1 1 1 О 1 О 1 О 1 О 1 1 1 О О 1 хранения. На адресный вход блока 23 памяти эталона поступают сигналы с выходов признака тестового набора генераторов 2; Блок 23 памяти в соответствии с адресом формирует код поступающий на схему 22 сравнения, которая производит по команде распределителя 19 импульсов сравнение сигнатур, хранящихся в регистре 21 и блоке 23 памяти. При несовпадении сигнатур формируется команда "Неправильная сигнатура", поступающая на один из адресных входов блока 17 памяти сбоев в блоке 4 выявления сбоев 4.Устройство работает следующим образом.При подаче разрешающего:уровня "Начальной установки" блок 1 управления формирует синхроимпульсы, которые поступают на синхровход генератора 2 тестов, на выходе которого формируется необходимое количество комбинаций, устанавливающих. контролируемые логические блоки 5.1-5,0 в исходное состояние, Затем генератор 2 тестов формирует разрешающий уровень на выходе 34 признака начала контроля и синхроимпульс блОка 1 управления поступает на блок 4 выявления сбоев. который производит сравнение каждого одноименного выхода логических узлови формирует на выходах параллельный код, соответствующий состоянию большинства входов (мажоритарности). Если информация на входах шифраторов группы 11, шифратора 12 не совпадает, счетчики сбоя фиксируют это, и на блоке индикаций выявляется номер логического узла, в котором произошел сбой, и запускаются средства органи О зации внутренних циклов контроля. Внутренние циклы контроля обеспечивают повторную проверку логических узлов с помощью той матрицы тестовых комбинаций, при котором произошел 15 сбой, В зависимости от результата контроля устройство либо продолжает дальнейшую проверку, либо формирует сигналы "Брак", "Контроль повторить". Возможна также ситуация, когда все .20 однотипные контролируемые логические, узлы 5,1-5.И допустили сбой одновременно. Такой сбой будет обнаружен только блоком 3 анализа как результат расхождения сформированной и эталон ной сигнатур, В этом случае также происходит процедура повторного контроля.Сформированная сигнатура представляет собой результат преобразования ЗО в блоке 3 анализа параллельного кода,поступающего с выходов шифратора 12 в последовательность комбинаций. Она формируется после каждой тестовой комбинации.Условием забраковки контролируемо 35 го логического узла является наличие в нем двух сбоев при организации внутренних циклов контроля с использованием одной матрицы тестовых комбинаций. В этом случае, а также при двукратном появлении неправильной сигнатуры, контроль автоматически прекращается и высвечивается индикация "Брак". Контролируемые логические узлы признаются годными; если верна последняя сигнатура и нет индикации "Брак"Если контроль прерывается и есть индикация "Контроль повторить", индицируемый логический блок проходит повторный контроль в составе следующей контролируемой группы.Формула изобретенияУстройство для контроля однотипных логических узлов, содержащее генератор тестов, блок управления, блок анализа и блок выявления сбоев,причем блок управления содержит первый и второй триггеры, генератор тактовых импульсов, элемент ИЛИ-НЕ и элемент И, блок анализа содержит сигнатурный анализатор, распредели-тель импульсов, регистр, схему сравнения и блок памяти эталона, а блок выявления сбоев содержит блок индикациипричем вход начальной установки устройства соединен с единичным входом первого триггера, выход которого соединен с входом пуска генера - тора тактовых импульсов, выход которого соединен с первым входом элемента И и входом синхронизации генератора тестов, группа информационных выходов которого соединена с группами информационных входов однотипных контролируемых логических узлов, выход элемента ИЛИ-НЕ соединен с нулевым входом первого триггера, второй вход элемента И соединен с выходом признака начала контроля генератора тестов и с единичным входом второго триггера, нулевой вход которого соединен с выходом признака конца контроля генератора тестов и с первым входом элемента ИЛИ-НЕ, выход элемента И соединен с входом синхронизации распределителя импульсов, вход сброса которого соединен с выходом второго триггера, первый выход распределителя импульсов соединен с входом синхронизации сигнатурного анализатора, выходы которого соединены с информационными входами регистра, вход синхронйзации которого соединен с вторым выходом распределителя импульсов и Эс входом синхронизации схемы сравнения, первая группа информационных входов которой соединена с группой выходов регистра вторая группа информационных входов схемы сравнения соединена с группой выходов блокапамяти эталона, о т л и ч а ю щ е ес я тем, что, с целью повышения достоверности контроля и производительности, блок выявления сбоев содержит группу счетчиков сбоя, блок памяти сбоев, элемент ИЛИ, третий триггер, счетчик циклов контроля, шифратор и группу шифраторов, причем группы выходов контролируемых логических узлов соединены с информационными входами соответствующих шифраторов группы и с группами информационных входов шифратора, выходы которогосоединены с информационными входамисигнатурного анализатора, выходы шифраторов группы соединены с входамиэлемента ИЛИ и со счетными входамисоответствующих счетчиков сбоев группы, входы сброса которых соединеныс выходом переполнения счетчика циклов контроля и с нулевым входом третьего триггера, единичный вход которого Осоединен с выходом элемента ИЛИ, вы-,ход третьего триггера соединен свходом разрешения счетчика цикловконтроля и с входом, разрешения генератора тестов, разрядные выходы счетчиков сбоев группы и выход схемы сравнения соединены с адресными входамиблока памяти сбоев, выход признакасбоя которого соединен с вторым входом элемента ИЛИ"НЕ, вход синхронизации блока памяти сбоев соединенс выходом элемента И, группа выходовпризнаков номеров контролируемых од"нотипных логических узлов блока памяти сбоев соединена с первой группой информационных входов блока индикации, вторая группа информационных входов которого соединена с группой выходов признаков сбоев однотипных контролируемьй логических узловблока памяти сбоев, выход признакатестового набора генератора тестовсоединен с адресным входом блока памяти эталона, выход признака диклаконтроля генератора тестов соединенсо счетным входом счетчика цикловконтроля.дписное Ужгор Вццццц Заказ 1715/52 роизв.-полигр. пр-тие Фиг. ХТираж 671 Проектная, 4