Устройство для контроля микропроцессорной системы
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ИЗОБРЕТЕН О АВТОРСКОМ ВИДЕТЕЛЬСТВУ водстм авто.Ти- рков редст в Ми СР 98 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Харьковское научно-проивенное .объединение по системматизированного управления(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение относится й области цифровой вычислительной техники и может быть использовано при проектировании самоконтролируюших микропроцессорных систем. Целью изобретения является повьппение достоверности контроля путем обеспечения контроля правильности функционирования системы на уровне микроциклов и циклов, Поставленная цель достигается введением буферного регистра, преобразователя кода команды в код числа циклов и микроциклов, блока сравнения, вто- а рого счетчика, коммутатора и четвертого элемента ИЛИ. 3 ил, таблица.6553дов 23 устройства; 26 - сигнал на входе первого разряда группы управляющих входов 23 устройства; 27 - сигнал на входе второго разряда группы управляющих входов 23 устройства;28 - сигнал на втором входе группы входов 22 синхронизации устройства;29 - сигнал на первом входе группы входов синхронизации устройства;30 - сигнал на входе третьего разряда группы управляющих входов 23 устройства.Назначение функциональных элементов и связей устройства для контроля микропроцессорной системы следующееПреобразователь 1 кода команды вкод числа циклон и микроциклов предназначен для определения по коду слона состояния процессора соответствующего ему числа микроциклов в цикле команды и по коду команды - количества циклов в команде. Блок 2 сравнения предназначен для организации сравнения кодов адресов, выставляемых на шине адреса микропроцессора н каждом цикле реализации команды. Сумма- тор 3 - для организации естественного способа формирования адресов ячеек памяти внешних устройств микропро 1221Изобретение относится к цифровойвычислительной технике и может бытьиспользовано при проектировании самоконтролируемых микропроцессорныхсистем и микро-ЭВМ. 5Цель изобретения - повышение достоверности контроля.На фиг.1 изображена функциональная схема устройства для контролямикропроцессорной системы; на фиг,2 10и 3 - временные диаграммы работыустройства,Устроиство (фиг,1) содержит преобразователь 1 кода команды в кодчисла циклов и микроциклов, блок 2 15сравнения, сумматор 3, буферный регистр 4, второй счетчик 5, первыйсчетчик 6, коммутатор 7, второй триггер 8, третий триггер 9, первый триггер 1 О, третий элемент ИЛИ 11, второй элемент ИЛИ 12, четвертый элементИЛИ 13, третий элемент И 14, четвертый элемент И 15, первый элементИЛИ 16, пятый элемент И 17, элементНЕ 18, первый элемент И 19, второй 25элемент И 20, группу входов 21 кодасостояния контролируемого микропроцессора устройства, группу входов 22синхронизации устройства, группу управляющих входов 23 устройства, груп- З 0пу входов 24 адреса устройства, вход25 устройства соединен с выходом разрешения ввода микропроцессора, вход26 устройства соединен с выходом ожидания микропроцессора, вход 27 признака работы устройства соединен с,выходом захвата контролируемого микропроцессора, первый тактовый вход 28и второй тактовый вход 29 устройст, ва входят в группу входов 22 синхронизации и соединены свходами Ч и1У контролируемого микропроцессора,вход 30 устройства соединен с выходомсинхронизации контролируемого микропроцессора. Выход 31 отказа устройства.На фиг,2 и 3 обозначены: 5 - содержимое счетчика 5; 6 - содержимоесчетчика 6; 8 - значение сигнала наединичном выходе триггера 8; 9 - 50значение сигнала на единичном выходе триггера 9; 10 - значение сигналана единичном выходе триггера 10; 19 -выходной сигнал элемента И 19; 21сигнал на входе 21 данных устройства; 24 - сигнал на входе адреса устройства; 25 - сигнал на входе четвертого разряда группы управляющих,вхоцессорной системы. Буферный регистр4 - для записи и хранения кодов адресов, по которым осуществляется обращение к внешним устройствам микропроцессорной системы. Второй счетчик 5 -для осуществления счета числа реализованных в команде циклов. Счетчик6 - для осуществления счета числареализованных в цикле микроциклов.Коммутатор 7 - для формирования сигнала результата проверки исходногосостояния счетчиков 5 и 6 в каждомцикле реализации команды микропроцессора. Триггер 8 - для запоминанияфакта перехода микропроцессора к циклу выборки кода команды с внешнегоустройства. Триггер 9 - для формирования сигнала отказа (сбоя) объектаконтроля, Триггер 10 - для запоминания факта реализации микропроцессором команды условного перехода.Элемент ИЛИ 11 - для формированиясигнала управления коммутатором 7 иразрешения формирования сигнала синхронизации для счетчика 5. ЭлементИЛИ 12 - для формирования импульсовсчета для счетчика 5Элемент ИЛИВыходы Вход 2 г -50 НачаВыход начаКод Выходы числа кода микро- числа циклов циклов ла ла выборки контроля 55 01001001 0101 00 0 1 01001110 0100 010 0 1 13 - для передачи сигнала отказа(сбоя) на информационный вход триггера 9, Элемент И 14 - для формирования сигналов синхронизации счетчика.5 и установки в "0" триггера 8, Элемент И 15 предназначен для формиро-,вания импульсов счета для счетчика 6,"Элемент ИЛИ 16 - для передачи сигналов синхронизации на соответствующий вход триггера 9. Элемент И 17 - для Формирования сигналов управления коммутатором 7 и сигналов синхронизации счетчика 6 и триггера 10. Элемент НЕ 18 - для инвертирования сигнала, характеризующего тип реализуемой команды. Элемент И 19 - для формирования информационных сигналов и сигналов синхронизации для триггера 9. Элемент И 20 - для установкив "0" счетчика 5.По входу 22 синхронизации устройства поступает последовательностьимпульсов синхронизации % и Р которая поступает на соответствующие25 входы синхронизации контролируемого микропроцессора.На .входы 25, 26, 27 и 30 группы входов 23 управления поступают сигналы соответственно отсутствия режима ожидания, запрета прямого обращения к.памяти со стороны внешних устройств, признака того, что на шине данных находится слово состояния процессора и признака того, что шина данных находится в режиме ввода ин- З 5 формации в микропроцессор.Пример выполнения предлагаемого устройства (Фиг.1) приведен для случая проверки правильности функционирования микропроцессорной системы, построенной на базе микропроцессоров типа К 580, ИК-ЗО, 1 БТЕЬ 8080 или других аналогичных.Преобразователь 1 является комбинационной схемой, его структура и работа определена таблицей истинности.Продолжение таблицы Выходы Вход 21 Выход начаВыходыкодачисла Кодчисла Начала контрроля микро- циклов ла вы- борки циклов 10101010 001 010 0 0 01111010 0100 011 1 0011 011 0 0 01010101 01000100 0011 011 0 0 00111010 0100 011 0 1 10111011 0011 011 0 0 оо Оо о о о 00100010 0011 100 011111111 0011 100 0 0 00000001 0011 100 0 0 11011011 0001 100 0 0 11100011 0100 101 0 1 1011111 0100 101 0 0 00001000 0100 101 О 0 10001000 0011 101 О 0 00000010 0011 10 0 0 Как видно из таблицы, единичное значение сигнал на втором управляющем.выходе преобразователя 1 принимает в цикле выборки команда, (в первом цикле) . Единичное значение сигнал на первом управляющем выходе преобразователя 1 принимает также в первом цикле команды после считывания кода команды условного перехода.В предлагаемом устройстье контроль правильности функционирования микропроцессорной системы осуществляется следующим образом.Устройство функционирует после перехода микропроцессора к выполнению первой команды программы.В первом микроцикле каждого цикла выполнения команды на шине адреса вы ставляется код адреса первой команды программы, а на шине данных - код слова состояния процесСора, соответствующий режиму выборки команды с внешнего устройства. По данному коду на первом информационном выходе преобразователя 1 формируется код на единицу меньший числа микроциклов в первом цикле выполнения команды. Во втором цикле исполнения команды при15 наличии сигнала БУМС по импульсуу происходит запись данного кода в счетчик 6, В этом же цикле по импульсу Ч происходит уменьшение на20 единицу содержимого счетчика 6. По заднему фронту импульса БУМС происхо- дит запись кода адреса команды в бу. ферный регистр 4 и подтверждение нулевого состояния триггера 10, После готовности внешнего устройства к обмену информацией на входе 25 уст-ройства появляется сигнал цРазрешение ввода", который характеризует режим ввода информации (кода команды) в микропроцессор. В результате на вход 21 устройства поступает код команды и на втором информационном выходе преобразователя 1 формируется код числа циклов в команде. В третьем35 цикле исполнения команды по приходу импульса Ф формируется сигнал синхронизации и код числа циклов в команде записывается в счетчик 5. В зависимости от кода команды, поступившего на вход микропроцессора, триггер 1 О переходит в единичное состояние, если реализуемая команда является командой условного перехода, и остается в нулевом состоянии, 45 если реализуемая команда является командой безусловного перехода, В случае реализации команды условного перехода триггер 10 переходит в единичное состояние и открывает элемен О ты И 19 и 20, В том случае, если в очередном цикле исполнения команды на шине адреса выставлен код адреса, отличающийся более чем на единицу от кода адреса, записанного в буферном 55 регистре 4, то на выходе элемента И 20 формируется сигнал установки счетчика 5 в "0", так как в этом случае переход в команде осуществляется по отрицательному исходу проверки соответствующего логического условия. Выставленный на шине адреса код в этом случае является кодом адреса очередной команды. Если значения кор дов отличаются на единицу, что свидетельствует о реализации командыпо положительному исходу проверкилогического условия, работа устройства продолжается. Если в результатевозникшего в микропроцессоре сбоя(отказа) на шине адреса устанавливается код адреса с меньшим значениемкода адреса, записанного в буферном регистре 4, то на выходе элемента И 19 формируется единичный сигнал,по которому триггер 9 переходит в единичное состояние. Если реализуемая команда является командой безусловного перехода, триггер 10 остается в исходном состоянии и нулевым сигналом с единичного выхода блокирует работу элементов И 19 и 20, Контроль правильности функционирования микропроцессора осуществляется путем проверки на "0" содержимого счетчика 6 после реализации каждого цикла и счетчика 5 после реализации каждой команды. В каждом микроцикле по импульсам 9 происходит уменьшет.ние на единицу содержимого счетчика 6. После реализации каждого цикла счетчик 6 переходит в нулевое состоя. ние и содержимое счетчика 5 уменьшается на единицу. Если в контролируемом микропроцессоре осуществился переход к очередному циклу команды неправильно, то после появления сигнала БУМС на входе 30 третьего разряда группы управляющих входов 23 устройства и сигнала у на входе 29 группы входов 22 синхронизации устройства единичный сигнал с выхода элемента И 18 через элемент ИЛИ 16 поступает на синхровход триггера 9, а единичный сигнал с выхода элемента ИЛИ 12,поступает на коммутатор 7 и с его выхода через элемент ИЛИ 13- на информационный вход триггера 9, который зафиксирует факт отказа. Если микропроцессор переходит к реализации очередной команды не в соответствии с заданным алгоритмом, о чем свидетельствует единичный сигнал навыходе элемента ИПИ 11 и единичное состояние триггера 8, с приходом им7 ,12216 пульсов Р, и БУМС триггер 9 переходит в единичное состояние и зафиксируется факт отказа.Предлагаемое устройство дпя контроля микропроцессорной системы работает в синхронном режиме с контролируемым микропроцессором (входы установки режима работы устройства не показаны).В исходном состоянии все элементь 1 памяти находятся в нулевом состоянии (сходы установки в "0" не показаны),Рассмотрим работу предлагаемого устройстВа на примере реализации команды, содержащей один цикл реализации команды безусловного перехода, содержащей более одного цикла и реализации команды условного перехода.П р и м е р,(Первый режим). В первом микроцикле первого цикла на вход 21 данных поступает код слова состояния процессора (для микропроцессора укаэанного типа это код цикла выборки команды РЕТСН). В результате на первом информационном выходе преобразователя 1 появляется код числа микроциклов в данном цикле, а на первом управляющем его выходе появляется единичный сигнал, который переводит триггер 8 в единичное состояние. На входе 24 адреса устройства появляется код адреса команды, который поступает на информационный вход буферного регистра 4 и первый вход блоблока 2 сравнения. В случае отсутст- З 5 вия режима "Ожидание и режима "Захват" на входы 26 и 27 устройства поступает единичный и нулевой сигналы соответственно и открывают элемент И 15, Во втором микроцикле (после 4 б прихода сигнала БУМС на вход 30 устройства) по импульсу У на выходе элемента И 17 формируется единичный сигнал, который поступает на вход синхронизации счетчика 6, в .кото рый записывается код числа микроциклов в первом цикле, уменьшенный на "1", а по импульсу У в данном цикле происходит уменьшение содержимого счетчика 6 на "1". После готовности внешних устройств к обмену информацией, с микропроцессором на входе 25 устройства появляется единичный сигнал, который свидетельствует о переводе шины данных микро процессора в режим ввода информации, В третьем микроцикле на вход 21 устройства поступает код считанной 55 8команды. На втором информационном выходе преобразователя 1 появляется код числа циклов в команде, а на 9втором управляющем его вьжоде - нулевой сигнал. По импульсу ч в третьем микроцикле на выходе элемента И 14 формируется единичный сигнал который поступает на вход синхронизации счетчика 9 и в него записывается код числа циклов в команде,Этим же сигналом происходит установка триггера 8 ц нулевое состояние. В последнем микроцикле цикла команды о.импульсу 9 происходит устаИ Ифтновка в "Осчетчика 6. В результате отрицательным фронтом сигнала на выходе элемента ИЛИ 12 счетчик 5 переходит в нулевое состояние. В случае неправильного функционирования контролируемого устройства (перед началом реализации очередного цикла команды счетчик 6 не устанавливается в "О") во втором. цикле очередной команды перед записью новой информации в счетчик 6 по импульсу на выходе элемента И 17 формируется единичный сигнал, который поступает на второй управляющий вход коммутатора 7, на второй информационный вход которого поступает единичный сигнал с выхода элемента ИЛИ 12. Единичный сигнал с выхода коммутатора 7 поступает на первый вход элемента ИЛИ 13 и с его выхода на информационный вход триггера 9, По заданному фронту импульса синхронизации с выхода элемента И 17, поступающему через элемент ИЛИ 16 на вход синхронизации триггера 9, происходит установка в единичное состояние триггера 9 и на выходе 31 устройства Формируется сигнал отказа (сбоя) . Если по отрицательному фронту сигнала с выхода элемента ИЛИ 12 счетчик 5 не устанавливается в "О", то единичный сигнал с выхода элемента ИЛИ 11 поступаетнапервый информационный вход коммутатора 7. В первом цикле очереднойкоманды после установки на шине данных кода слова состояния процессоратриггер 8 переходит в единичное состояние и сигнал с его единичноговыхода поступает на первый управляющий вход коммутатора 7. Во втором микроцикле по импульсу р навыходе пятого элемента И 17 Формируется единичный сигнал, который по 1221655ступает на ВторОЙ упраВляющий ВхОдкоммутатора 7 ив результате форми-рует на его выходе единичный сигнал,поступающий через элемент ИЛИ 13 наинформационный вход триггера 9. Позаднему фронту сигнала с выхода элемента ИЛИ 16, поступающему на входсинхронизации триггера 9, ПОследнийустанавливается в единичное состоя 10ние и на выходе 31 отказа устройства устанавливается единичный сигнал.Во втором режиме контроль правильности функционирования микропроцессорной системы осуществляется следующим образом,Каждый раз после реализации каждого цикла проверяется содержимое счетчика 6 на 0 . Проверка осуществляет11 1ся аналогичным образом по первому режиму, Проверка содержимого счетчика5 на 0 о суще с твляе тся после реалиВ 11.зации команды аналогичным по первомурежиму. 25В третьем режиме во втором микроцикле исполнения команды условногоперехода триггер 10 переходит в единичное состояние и сигналом с единичного выхода открывает элементы И 19 З 0и 20, В третьем цикле исполнения команды в счетчик 5 записываетсякод числа циклов, содержащихся в команде при положительном исходе проверки значений в команде при положительном исходе проверки значений логического условия. После реализациипервого цикла команды происходитуменьшение на единицу содержимогосчетчика 5 и проверка равенства на"0" счетчика 6 описанным образом .Значение проверяемого логическогоусловия определяется сравнением вблоке 2 сравнения, кодов адресов,хранимого в буферном регистре 4 и вы ставленного на шине адреса микропроцессора. Код адреса команды условного перехода поступает с выхода буферного регистра 4 на второй входсумматора 3. По импульсу 1 в первомЧмикроцикле очередного цикла в сумматоре 3 происходит увеличение значенияпредыдущего кода адреса на "1". Кодадреса, выставленный на шине адресамикропроцессора, поступает на вход24 устройства и с него - на информационный вход буферного регистра 4 ипервый вход блока 2 сравнения. Если значение кода адреса, поступившего на вход 24 устройства, превышает на 11 111 значение кода , хранимого в буферном регистре 4 , что свидетельствует о положительном исходе проверки пров еряемого логического условия , то на выходах блока 2 сравнения присутс твуют нулевые сигналы . Работа устройства в этом случае продолжается . Контроль правильности функ ционирования микропроцессорной системы осуществляется по второму режиму .Если значение кода адреса , пос тупившего на вход 2 4 устройства, превьппает значение кода , хранимого в буферном регистре 4 , более чем на " 1 " , что свидетельствует о б отрицательном исходе проверки значения логическо го условия , то на втором выходе блока 2 сравнения появляется единичный сигнал , который поступает на второй вход открытого элемента И 20 и с выхода последнего на К -вход счетчика 5 , т . е . устройство приведено в исходное состояние , В дальнейшем оно функционирует как при выполнении очередной команды . Если значение кода адреса , поступившего на вход 2 4 ус тройства , равно или меньше з начения кода , хранимого в буферном р егистре 4 , что свидетельствует о неправильном формировании кода адреса перехода (неправильной реализации функции перехода) , то на нервом выходе блока 2 сравнения появляется. единичный сигнал . Единичный сигнал с выхода элемента И 1 9 поступает через элемент ИЛИ 1 3 на информационный вход триггера 9 и через элемент ИЛИ 1 6 на вход синхронизации триггера 9 и по з аднему его фронту триггер 9 переходит в единичное состояние . На выходе 3 1 от-каза устройства устанавливается единичный сигнал .Таким образом, предлагаемое устройс тв о для контроля микропроцессорной системы осуществляет контроль правильно с ти функционирования функциональных элементов микропроцессорной системы на уровне микроциклов и циклов .формула изобретения,Устройство для контроля микропроцессорной системы, содержащее сумматор, первый, второй и третий триггеры, первый, второй и третий элементы ИЛИ, первый, второй, третий, четвер. тый и пятый элементы И, элемент НЕ и первый счетчик, причем единичный 5 выход первого триггера соединен с первыми входами первого и второго элементов И, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход третьего элемента И соединен с входом установки 11011, второго триггера, информационные выходы первого счетчика соединены свходами второго элемента ИЛИ, о т - л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены буферный регистр, преобразователь кода команды в код числа циклов и микроциклов, блок сравнения, второй счетчик, коммутатор и четвертый элемент ИЛИ, причем информационные выходы второго счетчика соединены с входами ; третьего элемента ИЛИ, выход которого соединен с первым информационным входом коммутатора и инверсным входом третьего элемента И, выход которого соединен с тактовым входом второго счетчика, выходы кода числа микроциклов и циклов в .команде пре 30 образователя кода команды в код числа циклов и микроциклов соединены с информационными входами первого и второго счетчиков соответственно, единичный выход второго триггера соединен с первым управляющим входом коммутатора, выход которого соединен с первым входом четвертого элемента ИЛИ,. выход второго элемента ИЛИ соединен со счетным входом второгосчетчика и вторым информационным входом коммутатора, выход начала цикла контроля преобразователя кода команды в число циклов и микро- циклов соединен с единичным входом второго триггера, выход начала цикла выборки преобразователя кода команды в число циклов и микроциклов соединен с 3 -входом первого триггера и через элемент НЕ - с К -входом50 первого триггера, выходы контролируемой микропроцессорной системы разрешения ввода, ожидания, первого тактового признака, разрешения контроля соединены соответственно с первым входом третьего элемента И, с первым и вторым прямыми и инверсным входами четвертого элемен,та И, выход которого соединен со счетным входом первого счетчика, второй тактовый вход устройства соединен с вторым входом третьего элемента И, с тактовым входом сумматора и с первым входом пятого .элемента И, выход которого соединен с тактовым входом первого счетчика, с вторым управляющим входом коммутатора и вторым входом первого элемента ИЛИ, выход синхронизации контролируемой микропроцессорной системы соединен с вторым входом пятого элемента И, с входом синхронизации буферного регистра, с тактовым входом первого триггера, адресный вход устройства соединен с первым информационным входом блока сравнения и с информационным входом буферного регистра, выход которого соединен с информационным входом сумматора, выход которого соединен с вторым информационным входом блока сравнения, выходы неравенства и равенства блока сравнения соединены с вторыми входами соответственно первого и второго элементов И, выход . второго элемента И соединен с входом11 11установки О второго счетчика , выход первого элемента И соединен с вторым входом четвертого элемента ИЛИ , выход которого соединен с информационным входом третьего триггера, выход первого элемента ИЛИ соединен с тактовым входом третьего триггера , выход которого является выходом неисправности устройства , входы состояния устройства соединены с информационными входами пребраз ователя кода команды в код числа циклов и микроциклов .1221655 фиК 1 фиг вик Составитель И.СигаловТехред Н,Бонкало актор М М.Самборска е Зака 1614/55ВНИИПИ Тираж 671арственного комитизобретений и отква, Ж, Раувска Подписное по делам113035, Мо тиинаб.,4(5 Филиал ЕШ "Патент", г,ужгород, ул.Проектная
СмотретьЗаявка
3777888, 08.08.1984
ХАРЬКОВСКОЕ НАУЧНО-ПРОИЗВОДСТВЕННОЕ ОБЪЕДИНЕНИЕ ПО СИСТЕМАМ АВТОМАТИЗИРОВАННОГО УПРАВЛЕНИЯ
АДОНИН ВАЛЕРИЙ ИВАНОВИЧ, БАЖЕНОВ СЕРГЕЙ ЕВГЕНЬЕВИЧ, КАРНАУХ КОНСТАНТИН ГРИГОРЬЕВИЧ, САМАРСКИЙ ВИКТОР БОРИСОВИЧ, ТИМОНЬКИН ГРИГОРИЙ НИКОЛАЕВИЧ, ТКАЧЕНКО СЕРГЕЙ НИКОЛАЕВИЧ, ТОПОРКОВ ВАЛЕНТИН ВАСИЛЬЕВИЧ, ХАРЧЕНКО ВЯЧЕСЛАВ СЕРГЕЕВИЧ
МПК / Метки
МПК: G06F 11/26
Метки: микропроцессорной, системы
Опубликовано: 30.03.1986
Код ссылки
<a href="https://patents.su/8-1221655-ustrojjstvo-dlya-kontrolya-mikroprocessornojj-sistemy.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для контроля микропроцессорной системы</a>
Предыдущий патент: Устройство для поиска дефектов логических блоков
Следующий патент: Многоканальное устройство управления обменом информацией между эвм
Случайный патент: Способ электроэрозионной обработки