Вычислительное устройство

(5)Ф С 06 Р 7/544 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ фсг ОПИСАНИЕ ИЗОБРЕТЕНИЯ" т .ц Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Йгй Д Ф УРд(56) 1. Авторское свидетельство СССРР 445042, кл. С 06 Р 7/38, 1974,2. Парини. Система ЛИВИК для решения сложных навигационных задач.(прототип),(54)(57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО,содержащее первый, второй и третийсдвиговые регистры, первый, второйи третий сумматоры-вычислители, первый и второй коммутаторы, причемвыходы младших разрядов первого, второго и третьего сдвиговых регистровсоединены с первыми входами операндов соответственно первого, второгои третьего сумматоров-вычитателей,выходы первого, второго и третьегосумматоров-вычитателей соединеныс информационными входами соответственно первого, второго и третьегосдвиговых регистров, разрядные выходы первого и второго. сдвиговых регистров соединены с входами соответственно первого и второго коммутаторов, второй вход операндов третьегосумматора-вычитателя соединен с информационным входом устройства, выход первого сумматора-вь;читателя соединен с информационным выходом устройства, о т л и ч а ю щ е е с ятем, что., с целью расширения функцирнальных возможностей устройства за счет умножения и деления координатвектора на константу, устройство содержит четвертый и пятый сдвиговыерегистры, коммутаторы с третьего поседьмой, четвертый сумматор-вычитатель, вычитатель, элемент задержкии блок управления, содержащий дешифратор, первый, второй и третий триггеры, генератор тактовых импульсов,двоичный счетчик, первый и второйэлементы 2-2 И-ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен снулевым входом первого триггера, единичный вход которого соединен с выходом генератора тактовых импульсови тактовым входом двоичного счетчика,счетный вход которого соединен с единичным выходом первого триггера, синхронизирующим входом второго тригге-ра н первым входом первого элемента2-2 И-ИЛИ, второй вход которого соединен с выходом второго элемента2-2 И-ИЛИ, первый вход которого соединен с первым выходом дешифратора,второй выход которого соединен со ото" рым входом второго элемента 2-2 И-ИЛИ,нулевой выход первого триггера соединен с третьим входом первого элемента 2-2 И-ИЛИ и с синхронизирующимвходом третьего триггера, единичныйвход которого соединен,с третьим выходом дешифратора и с единичным входом второго триггера, единичный выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второйвход которого соединен с единичнымвыходом третьего триггера и с четвертым входом первого элемента 2-2 И-ИГП 1,причем первый единичный выход первого триггера соединен с управляющими11 ЬРЕО 4 К = 1 с - х + у 2Ф Й = агсСд у /х,входами четвертого, пятого, шестогои седьмого коммутаторов, выход первого элемента 2-2 И-ИЛИ соединен с управляющими входами первого, второго итретьего сумматоров-вычитателей, еди-,ничный выход третьего триггера соединен с управляющим входом четвертогосумматора-вычитателя, первый входдешифратора соедйнен с выходом второго сумматора-вычитателя, второй входдешифратора соединен с выходом третьего сумматора-вычитателя, третий входдешифратора соединен с выходом вычитателя, разрядные выходы двоичногосчетчика соединены с управляющими входами первого, второго и третьего коммутаторов, третий и четвертый входывторого элемента 2-2 И-ИЛИ соединеныс управляющими входами устройства, причем разрядные выходы четвертого сдвигового регистра соединены с информационным входом третьего коммутатора,выход которого соединен со входом элемента задержки Ъ первым информационным входом седьмого коммутатора, выход которого соединен с первым входом операнда четвертого сумматора Изобретение относится к вычислительной технике и предназначено для построения на его основе специализи= рованных .ЦВМ.Известно арифмитическое устройство 5 работающее с информацией, представленной в виде векторов, предназначенное для решения задач, содержащих большое количество тригонометрических функций 1 ОНаиболее близким к предлагаемому по технической сущности является устройство 2, работающее по алгоритму Волдера15 где ; = вц,п 6, для вычисления значений у = 1 с(у соз Р+ х зп Ч );20х щ 1 с(х,сов- узп 9 )(2) вычитателя, выход которого соединенс первым информационным входом шестого коммутатора и первым входом операнда вычитателя, второй вход операнда которого соединен с выходоммладшего разряда пятого сдвиговогорегистра и его информационным входом,выход шестого коммутатора соединенс информационным входом четвертогосдвигоного регистра, выход младшегоразряда которого соединен со вторыминформационным входом шестого коммутатора и вторым входом операнда четвертого сумматора-вычитателя, второйинформационный вход седьмого коммутатора соединен с выходом элемента задержки, выходы первого и второго коммутаторов соединены соответственнос первыми информационными входамичетвертого, пятого коммутаторов ивторыми информационными входамичетвертого и пятого коммутато -ров, выходы четвертого и пя -того коммутаторов соединены совторыми входами операндов соответственно первого и второгосумматоров - вычитателей. или= зцп у для соотношений где х, у - координаты вектора, повернутые на угол Йл с = агсср 2 " константы (д2, 3,п).Недостатком известных устройств является изменение масштаба представления переменных (коэффициент 1 Ф 1), что приводит к усложнению программирования.Целью изобретения является расширение функциональных возможностей устройства за счет вычисления выражений видаА у = - (у соз + хз 1.п ); х = -(х, соз 9 - у з 1.п Ч )(4) 8 = агсг у /х,167604 4ра, второй выход которого соединен со вторым входом второго элемента .2-2 И-ИЛИ, нулевой выход первого триггера соединен с третьим входом первого элемента 2". 2 И-ИДИ н с синхро При Е = к устройство позволяет производить умножение координат на число А с компенсацией изменения масштаба, а при А = к - Е - деление координат вектора на константу1 О Е(ЕА).Поставленная цель достигается тем, .что в вычислительное устройство, содержащее первый, второй и третий сдвиговые регистры, первый, второй ;и третий сумматоры-вычитатели, первый и второй коммутаторы, причем выходы младших разрядов первого, второго и третьего сдвиговых регистров соединены с первыми входами операн 20 дов соответственно первого, второго и третьего сумматоров-вычитателеи, выходы первого, второго и третьего сумматоров-вычитателей соединены с информационными входами соответ 25 ственно первого, второго и третьего сдвиговых регистров, разрядные вы- ходы первого и второго сдвиговых регистров соединены с входами соответственно первого и второго коммутаторов, второй вход операндов третьего сумматора-вычитателя соединен с информационным входом устройства, выход первого сумматора-вычитателя соединен с информационным вы ходом устройства, дополнительно введены четвертый и пятый сдвиговые регистры, коммутаторы с третьего по седьмой, четвертый сумматор-вычитатель, вычитатель, элемент задержки 40 и блок управления, содержащий дешиФ- ратор, первый, второй и третий триггеры, генератор тактовых импульсов, двоичный счетчик, первый и второй элементы 2-2 И-ИЛИ и элемент ИСКЛЮЧА ЮЩЕЕ ИЛИ, выход которого соединен с нулевым входом первого триггера, единичный вход которого соединен с выходом генератора тактовых импульсов и тактовым входом двоичного счетО чика, счетный вход которого соединен с единичным выходом первого .триггера, синхронизирующим входом второго триггера и первым входом первого элемента 2-2 И-ИЛИ, второй вход которого 55 . соединен с выходом второго элемента 2-2 И-ИЛИ, первый вход которого соединен с первым выходом дешифратонизирующим входом третьего триггера, единичный вход которого соединен с третьим выходом дешифратора и с единичным входом второго триггера, единичный выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с единичным выходом третьего триггера и с четвертым входом первого эле" мента 2-2 И-ИЛИ, причем первый единичный выход первого триггера соединен с управляющими входами четвертого, пятого, шестого и седьмого коммутаторов, выход первого элемента 2-2 И-ИЛИ соединен с управляющими входами первого, второго и третьего сумматоров-вычитателей, единичный выход третьего триггера соединен с управляющим входом четвертого сумматора-вычитателя, первый вход дешифратора соединен с выходом второго сумматора-вычитателя, второй вход дешифратора соединен с выходом третьего сумматора-вычитателя, третий вход дешифратора соединен с выходом вычитателя, разрядные выходы двоичного счетчика соединены с управляющими входами первого, второго и третьего коммуатторов, третий и четвертый входы второго элемента 2-2 И-ИЛИ соединены с управляющими входами устройства, причем разрядные выходы четвертого сдвигового регистра соединены с информационным входом третьего коммутатора, выход которого соединен со входом элемента задержки и первым информационным входом седьмого коммутатора, выход которого соединен с первым входом операнда четвертого сумматора-вычитателя, выход которого соединен с первым информационным входом шестогокоммутатора и первым входом операнда вычитателя, второй вход операнда которого соединен с выходом младшего разряда пятого сдвигового регистра и его информационным входом, выход шестого коммутатора соединен с информационным входом четвертого сдвигового регистра, выход младшего разряда которого соединен со вторым информационным входом шестого коммутатора и вторым входом операнда четвертого сумматора-вычитателя, второй информа 1167604 6ционный вход седьмого коммутаторасоединен с выходом элемента задержки,выходы первого и второго коммутаторов соединены соответственно с первьгми информационными входами четвертого, пятого коммутаторов и вторымиинформационными входами четвертогои пятого коммутаторов, выходы четвертого и пятого коммутаторов соединенысо вторыми входами операндов соответ ственно первого и второго сумматоров.вычитателей.На фиг. 1 представлена структурная схема вычислительного устройства;на фиг. 2 - структурная схема блока 15управления; на фиг. 3 - алгоритм работы устройства,Устройство (фиг, 1) содержит спервого по пятый сдвиговые регистры 1 - 5, с первого по седьмой коммутаторы 6 - 12, с первого по четвертый сумматоры-вычитатели 13 - 1 б,вычитатель 17, элемент задержки 18,информационный вход 19, выходы ивходы 20 - 25 блока управления, блок 25управления 26,Блок управления (фиг. 2) содержитдешифратор 27, первый, второй и третий триггеры 28 - 30, первый и второй элементы 2-2 И-ИЛИ 31 и 32, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 33, генератортактовых импульсон 34 и двоичныйсчетчик 35,Работу устройства можно описатьитерационным алгоритмом35х". = х - у2У ,= у- х2Е 1+4 Е 114061 = 0,-;ф)х141 111 50- х;+,у;= у" ри ФЕ ,1 - Е;Угде ;= здрп 6; для вычислений (3) 55и ; = нддп у - для вычислений (4).Для каждой итерации выполняетсядва шага вычислений. На первом шаге(режим вращения) реалнзуктся соотношения (5), а на т:тором шаге (режим масштабирования) - соотношения (6), которые описывают изменение масштаба координат вектора с проверкой сходимости итерационного процесса (проверка равенства 71, = ; ).При вычислении соотношения (3) устройство работает следующим образом.Текущие значения координат х, у и угла Ц; хранятся н регистрах 1 - 3 соответственно, текущее значение делителя Е хранится н регистре 4, а множителя А - н регистре 5. С началом очередной итерации коммутаторы6 - 8 соединяют свои входы с выходами соответствующих регистров так,чтц.на выходах коммутаторов 6 и 7при сдвиге информации н регистрахпоявляются операнды, сдвинутые на(1 - 2) разряда, а коммутатора 8 -сдвинутые на, ( + 2) разряда. Навыходе элемента задержки 18 появляется значение Е, сдвинутое на (д + 1)разрядов. Блок управления вырабатывает сигналы по алгоритму, представленному на фиг3,1В режиме вращения на выход 21блока управления подается сигнал, по которому коммутаторы 9, 10, 12 соединяют входы коммутаторов 6 - 8 со. входами сумматоров-вычитателей 14, 13, 16 соответственно, коммутатор 11 соединяет выход регистра 4 с его входом, На выходе 20 и 22 подаются сигналы ; и ;, На вход 19 подается значение Ж;. Устройство реализует вычисления (5), причем на выходах сумматоров-вычитателей 13 - 16получаются значения х, у 11(Е 1 + ; Е; 2) соответственно, а на выходе вычислителя 17 значение (А - Е; - ; Е 2), которое вместе со значением 8,+1 с выхода сумматора-вычитателя 15 подается на входы 25 и 24 блока управлениядля определения операторов Я, исоответственно. Значения уЕ,р, 611 записываются н свои регистры. В блоке управления происходит сравнение операторов Я;и , и в случае их равенства н режиме масштабирования реализуются вычисления (6). При этом на выход блока управления 26 подается сигнал, по которому коммутаторы 9, 10, 12 соединяют выходы коммутаторов 6 и 7 и элемента задержки 18 со нходами7 116760 сумматоров-вычитателей 14, 13, 16 соответственно, а коммутатор 11 со-. единяет выход сумматора-вычитателя 16 со входом регистра 4, Вход 19 закрыт. На выходы 20 и 22 блока управления 5 значение оператораи на выходах сумматоров-вычитателей 13 - 16 получаются значения х,1 ., У 1+61 в 2 4+ , которые записываются в соответствующие регистры. С выхода вы числителя 17 разность (А) подается через вход 25 в блок управления 26 для выработки сигнала При отсутствии равенства %; = 7; режим масштабирования не выполняется. 15 Итерации повторяются до заданного количества. При выполнении операции (4) арифметическое устройство работает аналогичным образом с той разницей, что значение ; получается 20 как функция знака координаты у значение которой снимается в блок управления по входу 23. Для управления коммутаторами 6 - 8 с выхода блока управления снимается сигнал, 25 соответствующий номеру итерации 1.После выполнения всех операций поворота вектора значения координат получаются умноженными на число А или поделенными на Е без дополнитель-З 0 ного удлинения в Е раз.Для формирования сигнала в режиме вращения на входы 23 и 24 дешифратора 27 знака операнда (ДС) пода 4 8ется значение у, и 0 соответственно, В зависимости от того, какая операция выполняется (3) или (4) с выхода логической схемы снимается сигнал, соответствующий знаку 6, или у; .В блоке управления триггер 28 задает режим работы устройства: "вра" щение" - на выход 21 логическая единица и "масштабирование" - на выход 21 логический ноль. Триггер 29 вырабатывает сигнал 9 по знаку операнда с выхода 25 в режиме вращения, а триггер 30 - сигналв режиме масштабирования. Эти сигналы поступа 1 от на схему логической равнозначности, и в случае их равенства триггер ф 23 устанавливает режим масштабирования,Генератор С служит для выдачи импульсов с частотой выполнения шагов вычислений, Эти импульсы пересчитываются счетчиком 35, который выдает -на выход код номера итерации. Сигналы начальной установки блока не показаны. Эффективность изобретения заключается в расширении функциональных возможностей устройства. Кроме того, на всем диапазоне изменения переменных обеспечивается абсолютная сходимость вычислений и упрощается программирование задач, так как отпадает необходимость в согласовании масштаба операндов в различных частях программы.1167604 Тимохин Редак одписно к Ужгород, ул. Проектная, 4 тент Филиал 437/47 ВНИИПИ Го по дела