Устройство для проверки полноты тестирования программ

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 5 Ц 5 0 06 Г 11/2 ЗОБРЕТЕНИ ПИС ВТОРСКОМУ СВИДЕТЕЛЬСТ ленные ей адреса, На вход 16 из адресного тракта процессора поступают адреса. На входы 17 - 24 из устройства управления процессора поступают признаки "Адрес", "Адрес команды", "Команда условного перехода","Сброс","Запись","Чтение","Информация" и "Режим", Устройство с помощью регистра 4, элемента 5 задержки, блока 6 сравнения, триггеров 7 и 8, распределителя 9 импульсов, счетчика 10, элемента ИЛИ 11, элементов И 12 - 14, мультиплексора 15 анализирует приходящие адреса, признаки и фиксирует; в ячейках блока 1 памяти - факт использования программой выделенных ей адресов; в ячейках блока 2 памяти - факт отсутствия перехода по команде условного перехода; в ячейках блока 3 памяти -(56) Авторское свидетельство СССРМ 879564, кл, 6 06 Р 11/26, 1981.Авторское свидетельство СССРМ 879563, кл. 0 06 Р 11/26, 1981,(54) УСТРОЙСТВО ДЛЯ ПРОВЕРКИНОТЫ ТЕСТИРОВАНИЯ ПРОГРАММ(57) Изобретение относится к вычислной технике. Цельизобретения - умние аппаратных затрат, Устропозволяет определить, прошла лируемая программа по всем возммаршрутам и использовала ли она вс 3твенное обьединение то ПО ител- ьеньйство тестифакт реализации перехода по команде условного перехода. 1 ил,ны ыд ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР 1693607 Аг 1 зобретение стнос "Тся к:ласти вычислительной техники и иожет быть исгользовзно В зппарятн 1:1): и Гибридныхмонитосах для прОВ 83 Хи пслнсты тестирГ)вания программ,Цель изобретения - уменьоение зпГ 1 зрдтных затрат,Нз 18 ртеже пр 8 дс) звпенз,хема предлзгземоо устройстВз,Устрой тво содержит т"зл блока 1 3памяти, регисто 4, ЯЛ 81 иен" 5 задвожки, блОк6 сОзвнения, двз т)иг еоз 7 и ", Г)зспр 8 дел ител ь ,Зимпульсов, с Втчл к ., зл 8 ментИЛИ 11, три элемента М 2- 14;угЬтлглексор 15, Входы адоеса 16, )риз 8:а "Адрес"11, признака "Адрес команд." 18,признака"Команда условного геоехогз" 11, сброса20, записи 21, чтения 22 у 1;тройства, инфоомзЦис;нный зхОД 2устройствз, ВХОД 2 Р)Вжима устройства, тои ин)Орзц 1 лОРныхвыхода 25 - 27 устройств;,Каждый из блоков- 3 памяти имеет( -, р81 икость 2 Оит, Гдс к,с зряднссть адресной кон,таты процессрз,5 Л О:-М Я 1. П Р Р Л:;: Я З Н;: . э Н ВГ; )1 г Г "11) ии д)ак "3 с с)081 ения пс ". "1 лом 11 есу изадресного поостранстзз процессора, Блокпамя.ги преднззна 1 ен для фиксации факаотсутствия г е рехой,а гьо команде условногапе)еходз, Ь 1 О ) пэмГи предназнзч 8 н дгяфиксации фата рес лиза .111 Г 18 р хода по кс"манде у( ловнОГО пересВзУстройство может Г)1: "зотз Гь в; рех рВ)кимах: "Начал ьная ус Га Р сяк з", "Рз:Отз, "В ьВОд резуль зтов,В ре)киме "Начаг.ьнзя;ста:Овка" устройство работзет сле,пу 1 вцим образом.На вход 2 режима устройства из ЭВ, гили с тумблера барного -ол,;. Подаетсяединичьыи потенц)зг, ,. Вхоса )ежима,.4Уст)ОЛС ВЗ ЕДИНИЧНЫЙ Поте. 1.Иал ГОСТУГ)автна управляющлЙ в);од муг ьт 1 ГЛГ ксооз 1,) лразреша)ет прохо;клени Рз В-о яь;хзвы си 1 налов с его первой группы входов,На Вхог 1, сброса 20 стройс.вз из ЭВ)1или с кнопки нзборнОГО пзл.1) Г 1 одз 8 тся сиГ- нзл, который далее проходит на зход сброса счетчика 0, Обнулля ВГО, и .а ГервыЙ 1 зход пе 1)1 зо 1 л группы вхсдов 1 гьтиппвксора 15, На Гервом Выход 8 мугь" и 1 лвксозз 15 поя ," ляется сиГнзл, кот)рьЙ постуГ 1 зег 1 а вход сбГ)оса триггера 8, Ззд 1 м озонтоРи этого сигнала триггер 8 сбрзь ВаеСя в нулевоз состояние,, НулеВСР здоес с Вы "оЯ счетчика 10 поступает ча адресные зхсвь. :блсков 2 и 3 памяти и нз второй вход и врЙруппы вхс- ДОВ мул ьти Г 1 лексОра5, Это Г адр 8 с поя Вл"- ется на Втором Выходс: у, ьтиплексора 1.1 л далее поступает на адресный вход блока 1памяти.Из ЭВЧ или с тумблера наборного поля) на инфОрмаЦионный ВХОД 23 устрсЙства5 подается нулевой по-енциал, который лалеепьступает нз инфэомзционный вход блоков1 - 3 памяти.Из ЭВМ ил 1 С кнопки наборного поля)на ВХОД записи 2устройства поДается сиГ 10 нал, который далее поступает на первыйвход элемента ИЛИ 11 и на третий, четвертый, пятый входы первой группы входовмул ьтиплексора 15. На третьем, четвес)том ипятсм ВыхоДах мультипл 8 ксора 15 пояВля 15 ютсЯ сиГналы, котОрые ГОступз 1 От на ВМОДызаписи блоков- 3 памяти, При этОИ прОисходит заги.;ь нлей в нулевую ячейку блоков 1 - 3 память, Кроме того, на Выходезлемента ИЛИ 11 появляется слгнал, кото 20 рыл поступает на Вход Р 1" счетчика 10 изадним фронтом увеличивае- его содеожимое на "1",Таким образом, в режлме "Начальнаяустановка" обеспечивается формированиена сч"тчик 0 адреса слелуРощей ячейкиблоков3 памяти, Для обнуления всехяч 88 к блоков- 3 памяти необхоДимо 2 разполать сиГнал на Вход записи 21 устройства,После зтого устройство готово к выполне 30 Нио режима "Работа",В рехиме "Работа" устройство работаетследующ 1 лм образом,На вход режима 24 устройства из ЭВМ(или с тумблера наборного поля) подается35 нулевой потенциал, который далее поступает на управляющий вход мультиплексора 15и разреиает прохождение на его выходысигнаг 1 ов г, зга второй группы выходов. НаР 111)Ормаи)нный вход 23 устройства ЭВМ40 ли с тумблера наборного поля) подается8 ДиничныЙ по енизл, ., ВхОДз Л 3 этОт по 8 нциал псстуг 188 т нз информационныйВход блоков : - 3 памяти.Ад.есз ксМанд и данных Вьполняемых45 программ постугают из ЭВМ через вход ад- .раса 16 уст;.)Ойс.Ва на информационныйвход регист-.з 4 записыва)отся в него сигнаггом из ЗВ М. Проходящим на вход 17 признака "Адрес устройства и далее на вход50 записи регистра 4, С вь 1 хода реглстра 4 адрес поступает нз Второй вход второй группыВхОдОВ мультиплексора 15. С втОООГО выхода мультиплексора 15 зтот адрес поступаетна адресньй вход блока 1 памяти, Кроме55 ТОГО, сиГнал с входа ) 7 устоойствз Г 10 ступдетнз злемеГГ 5 задержки, который.задерживает его на время, достаточное для записиинформацли В регистр 4, Сигнал с выходазлемента 5 задержки поступает на третийВход второй Группы вхсдов мультиплексора15, При этом на третьем выходе мультиплексора 15 появляется сигнал, который поступает на вход записи блока 1 памяти и записывает в ячейку блока 1 памяти адресуемую поступившим из ЭВМ адресом единицуТаким образом, адресные константы, которые использованы в процессе выполнения программы, отмечены единицей в соответствующих ячейках блока 1 памяти,Нулевая информация, сохранившаяся в ячейках блока 1 памяти по окончанию тестирования, покажет какие адресные константы не использованы программой, Если адрес, записываемый в регистр 4, является адресом команды, то на вход 18 признаа "адрес команды" устройства из устройства управления ЭВМ приходит сигнал, поступающий далее на вход распределителя 9 импульсов, Последний имеет пять выходов, на которых последовательно вырабатывается единичный сигнал,Сигнал с первого выхода распределителя импульсов пОступает на вход записи триггера 7 и записывает на него информацию, поступающую на его информационный вход с выхода блока 6 сравнения,На выходе блока 6 сравнения вырабатывается "1", если содержимое регистра 4, поступающее на его первый вход, совпадает с содержимым счетчика 10, поступающим на его второй вход, При этом регистр 4 хранит адрес текущей команды, а счетчик 10 - увеличенный на "1" адрес предыдущей команды, который формируется в предыдущем цикле работы распределителя 9 импульсов. Таким образом, на триггер 7 записывается "1", если выполняются команды с последовательными адресами,Сигнал с второго выхода распределителя 9 импульсов поступает на вход "-1" счетчика 10 и вычитает из его содержимого "1". Таким образом, на счетчике 10 формируется адрес предыдущей команды, который поступает с выхода счетчика 10 на адресные входы блоков 2 и 3 памяти.Сигнал с третьего выхода распределителя 9 импульсов поступает на первый вход элемента И 14. При выполнении условного перехода в ЭВМ вырабатывается в момент дешифрации кода команд условного перехода сигнал, поступающий на вход 19 признака "Команда условного перехода" устройства. Сигнал с входа 19 устройства поступает на установочный вход триггера 8 и устанавливает на выходе триггера 8 единичный потенциал. Этот единичный потенциал поступает на второй вход элемента И 14 и разрешает прохождение сигнала с первого входа элемента И 14 на его выход,20 25 30 г 5 40 45 50 55 Сигнал с выхода элемента И 14 поступает на вторые входы элементов И 12 и 13, первые входы которых соединены соответственно с прямым и инверсным выходами триггера 7,Если триггер 7 находится в единичном состоянии, т.е. выполняются команды с последовательными адресами, то на выходе элемента И 12 появляется сигнал, который поступает на четвертый вход второй группы входом мультиплексора 15, Этот сигнал появляется на четвертом выходе мультиплексора 15 и далее поступае на вход записи блока 2 памяти. При этом в ячейку блока 2 памяти, адресуемую адресом команды условного перехода, записывается единица, Таким образом, адреса команд условного перехода, по которым хоть один раз не осуществлен переход, отмечаются единицей в соответствующих ячейках блока 2 памяти,Если триггер 7 находится в нулевом состоянии, то на выходе элемента И 13 появляется сигнал, который поступает на пятый вход второй группы входов мультиплексора 15. На пятом выходе мультиплексора 15 появляется сигнал, который поступает на вход записи блока 3 памяти и записывает в его ячейку, адресуемую адресом команды условного перехода, единицу. Таким образом, адреса команд условного перехода, по которым хоть один раз осуществлен переход, отмечаются единицей в соответствующих ячейках блока 3 памяти,Кроме того. сигнал с выхода элемента И 14 поступает на первый вход второй группы входов мультиплексора 15, На первом выходе мультиплексора 15 появляется сигнал, который поступает на вход сброса триггера 8, сбрасывая его задним фронтом в нулевое состояние. Сигнал с четвертого выхода распределителя импульсов 9 поступает на вход записи счетчика 15 и записывает на него адрес текущей команды, приходящий на его информационный вход с выхода регистра 4,Сигнал с пятого выхода распределителя 9 импульсов поступает на второй вход элемента ИЛИ 11. На выходе элемента ИЛИ 11 появляется сигнал, который поступает на вход "+1" счетчика 10 и задним фронтом увеличивает его содержимое на единицу. Таким образом, на выходе счетчика 10 формируется увеличенный на "1" адрес текущей команды и счетчик 10 готовится к следующему циклу работы распределителя 9 импульсов, По окончанию тестирования прог-. раммы устройство переводится в режим "Вывод результатов",устройство работает следующим образом, 169360710 На вход режима 24 устройства из ЗВМ (или с тумблера наборного полл) подается единичный потенциал, С входа 24 единичный потенциал поступае на управляющий вход мультиплексора 15 и разрешает прохождение на его выходы сигналов с его первой группы Входов,На вход сброса 20 устройства с ЭНЧ (или с кнопки наборного поля) подается сигнал, который далее проходит на вход сброса счетчика 10, обнуляя ее, Нулевой адрес с выхода счетчика 10 постуг 1 ает на адресные входы блоков и." пам 511 И и через мультиплексор 15 на адресный Вход Олокс 1 1 памяти. Из ЭВУ (или с кнопки наборного полл) на вход чтения 22 устройства подается сигнал, которьй далее поступает на 1 третий вход элемента ИЛИ 11, и на входы чтения блоков 1 - 3 памяти, При этом на выходах 25 - 27 блоков 1-3 памяти появляется информация, считанная из нулевых ячеек блоков 1 - 3 памяти,На выходе элемента ИЛИ 11 появляется сигнал, который г 10 стуг 1 ае Г на ВхОЦ +1 счетчика 10 и задним фронтом угзеличивает его содержимое на 1", 1,аким образом обеспечивается формирование на счетчике 10 адреса следующей ячеЙки блоков 1 - 3 г 1 амяти, Для считывания всей информации, находящейся в ячейках блоков- 3 памяти, необходимо 2 раз подать сигнал на вход 22 устройства.Программу можно счи-ать протестированной полностью, если В процессе выполнения программа использовала все выделенные для нее адреса и прошла по всем возможным маршрутам. В этом случае во всех ячейках блока 1 памяти, соответствующих вь 1 деленным г 1 рограмме адресам, дол)(на быть единична 51 информация, а ин - фОрмация, сформированн 1 я В блоке 2 пам 51- ти должна совпадать с информацией. сформированной в 1 блоке ." памяти,Таким образом, предлагаемое устройство позволяет определить полноту тестирования программ,Формула изобретения Устройство для проверки полноты тес тирования программ, содерх(ащее регистр счетчик, блок сравнзния, элемент ИЛИ, дв,: блока памяти и триггер, гричем первый 1 второй входь 1 блока срав 11 ения соединены с выходами регистра и с 1 етчика соот 1 зетственно, отл и ч а ю ы.,е е с я тем, что, с целью уменьшения аппаратных затрат, оно содержит третий блок памяти, вторэй тоигге р, три элемента И, элемент задержки, распредели 15 20 25 30 35 40 45 50 Г" тель импульсов и мультиплексор, причем первый и второй входы первой группы информационнь 1 х входов мультиплексора соединены соответственно с входом сброса устройства и выходом счетчика, третий, четвертый и пятый входы первой группы информационных входов мультиплексора и первый вход элемента ИЛИ соединены с входом записи устройства, с первого по пятый входы Второй группы информационных входов мультиплексора соединены соответственно с выходом первого элемента И, выходом регистра, выходом элемента задержки, выходом второго элемента И и выходом третьего элемента И, с первого по пятый выходы мультиплексора, соединены соответственно с входом сброса первого тоиггера, адресным входом г 1 ервого блока памяти и входами записи первого, второго и третьего блоков памяти, выходы которых являются информационными Вь 1 ходами устройства с первого по третий, вход распределителя мпульсОВ является ходо признак 1 "Адрес команды" устройства, а с первого по пятый выходы распределителя импульсов соединены соответственно с Входом синхронизации второго триггера, вычитающим входом сче;1 ика, первым входом первого элемента И, входом записи счетчика и вторым входом элемента ИЛИ третий вход которого и входы считывания г 1 ервого, второго и третьего блоков памяти соединены с входом чтения устройства, информационный вход устройства соединен с информационными входами первого, второго и третьего блоков памяти, выход элемента ИЛИ соединен с суммирующим входом счетчика, выход которого соединен с адресными входами второго и третьего блоков памяти, информационный вход советчика соединен с Выходом регистра, информационный вход которого является входом адреса устройства, а вход записи и вход элемента задержки соединены с входом признака "Адрес" устройства, выход блока сравнения соединен с информационным входом второго триггера, прямой и инверсный выходы которого соединены с первыми входами второго и третьего элементов И соответственно, вторые Входы которых соединены с выходом первого элемента И, второй вход которого соединен с выходом первого триггера, единичный Вход которого является входом признака 1(оманда усло 1 зного перехода" устройства, Вход сброса счетчика соединен с входом сброса устройства. управляющий вход мультиплексора является Входом режима устройства,