Оперативное запоминающее устройство с контролем по хэммингу

СОЮЗ СОВЕТСНИХОСЮММЮЪНЕСННКРЕСПУБЛИН ОПИСАНИЕ ИЗОБРЕТЕНИЯ ЕЛЬСТ Н АВТОРСКОМУ,СВ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54)(57) 1, ОПЕРАТИВНОЕ ЗАПОИИНАИ ЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ ПОХЭИМИНГУ, содержащее первый накопитель. данных, контрольный накопитель, регистр адреса, регистрданных, блок управления и блокконтроля цо Хэммингу, причем выходрегистра адреса подключен к адресньк входам накопителей, а вход является адресным входом устройстваодни из выходов блока управленияподключены к управляюалм входамнакопителей, а один из входов является управляющим входом устройства,выход контрольного накопителя соединен с одним из входов блока контроля по Хэммингу, один из выходовкоторого соединен с информационнымвходом контрольного накопителя,о т л и ч а ю щ е е с я тем, что,с целью повьипения быстродействия иувеличения эффективной емкости устройства, в него. введены второй накопитель данных, накопитель команд,блоки местного управления и коммутаторы, входы которых подключенысоответственно к другому выходублока управления, выходу регистраданных, гыходам первого накопителя данных и информационному входу 801127011 А устройства, а выходы соединены с информационными входами первого накопителя данных и другими входами блока контроля по Хэммингу, выходы которого подключены к. одним из входов накопителя команд и второго накопителя данных, другие входы . которых соединены с выходами первого и второго блоков местного управления, управляющие и адресные входы которых подключены соответственно к адресному и управляющему входам устройства, другой выход блока управления соединен с адресным вхо- дом устройства, выходы блока кон" троля по Хэммингу и выходы и входь 1 накопителя команд и второго накопителя данных соединены соответственно с информационнымн выходом и входом устройства. 2. Устройство по п.1, о т л и-ч а ю щ е е с я тем, что каждый блок местного управления содержит первый и второй дополнительные регистры адреса, блок сравнения,элемент ИЛИ, элемент И, элемент задержки, дополнительный коммутатор иэлементы И-НЕ с первого.по пятый, причем первые входы элементов И-НЕ с первого по четвертый и вход элемента задержки подключены к выходу элемента ИЛИ, входы которого соединены с одними из входов блока сравнения, другой выход которого соединен с первыми входами второго до.полнительного регистра адреса, пятого элемента И-НЕ и дополнительного коммутатора, второй вход которого подключен к выходу второго дополнительного регистра адреса, выход эле1127011 мента задержки соединен с первым входом блока сравнения, вторые входыэлементов И-НЕ, элемента И, блокасравнения и дополнительных регистровадреса и третий вход дополнительноИзобретение относится к цифровойвычислительной технике и может бытьиспользовано при построении оперативных запоминающих устройств высокопроизводительных электронных 5вычислительных машин.Известно оперативное запоминающее устройство (ОЗУ) для микроком.пьютера с обнаружением и исправлением ошибок с использованием кода Хэм Оминга, содержащее информационныйнакопитель, накопитель контрольныхразрядов, схемы управления накопите-лем, схемы контроля по Хэммингуиндикаторы состояния ошибок, управляющие и информационные шины, входной и выходной буферы данных 11.Однако в известном устройствеотсутствует возможность чтения илизаписи одновременно нескольких слов 2 Оиз памяти, что предопределяет его не.высокое быстродействие.Наиболее близким техническим реше.нием к изобретению является оперативное запоминающее устройство с контролем по Хэммингу, состоящее из четырех цолупроводниковых информацион"ных накопителей, четырех накопителей контрольных разрядов 1 соединеннойс ними схемы выбора накопителя, генератора кодов Хэмминга и дешифратора, подключенных к схемам ИСКЛЮЧАЮЩЕЕ ИЛИ, регистров адреса и данных, соединенных с накопителями Г 2.1.Данное устройство позволяет исправлять однократную ошибку и определять возникновение двойной ошибкив информационном слове за один циклобращения к памяти, а также считывать или записывать информацию,поступающую как от процессора,таки от канала прямого доступа к памяти в любой из четырех накопителей,за один цикл обращения к памяти.Недостаток .указанного ОЗУ обусловлен невысоким быстродействием го коммутатора являются одними извходов блока, выходами которогоявляются выходы дополнительного ком.мутатора и элементов И-НЕ и другиевходы блока. 3(выбор из памяти не более одногослова за один цикл обращения к памяти) и большим объемом памяти,предназначенным для хранения контрольных разрядов (313 от общегообъема памяти).Цель изобретения - повышениебыстродействия ОЗУ, а также увеличение его эффективной емкости засчет уменьшения объема памяти,предназначенной для хранения контрольных разрядов.Поставленная цель достигаетсятем,: что .в оперативное запоминающееустройство с контролем по Хэммингу,содержащее первый накопитель данных, контрольный накопитель, регистр адреса, регистр данных, блокуправления и блок контроля поХэммингу, причем выход регистраадреса подключен к адресным входамнакопителей,а вход является адресным входом устройства, один из выходов блока управления подключенык управляющим входам накопителей,а .один из входов является управляющимвходом устройства, выход контрольного накопителя соединен с однимиз входов блока контроля о Хэммингу, один из выходов которого соединен с информационным входом контрольного накопителя, введены второй накопитель данных, накопитель, команд,блоки местного управления и коммутаторы, входы которых подключены соответственно к другому выходу блокауправления, выходу .регистра данных,выходам первого накопителя данных иинформационному входу устройства,авыходы соединены с информационнымивходами первого накопителя данных идругими входами блока контроля по,Хэммингу, выходы которого подключенык одним из входов накопителя команди второго накопителя данных, другиевходы которых соединены с выходами3 1127первого и второго блоков местногоуправления, управляющие и адресныевходы которых подключены соответственно к адресному и управляющемувходам устройства, другой выходблока управления соединен с адресным входом устройства, выходы блокаконтроля по Хэммингу и выходы и. входй накопителя команд и второгонакопителя дан,ых соединены соответ-. .10ственйо с инФормационными выходом ивходом устройства.,Кроме того, каждый блок местного .управления содержит первый и второйдополнительные регистры адреса, блок 15.коммутатор и элементы И-НЕ с первогопо пятый, причем первые входы элементов И-НЕ с первого по четвертыйи вход элемента задержки подключенык выходу элемейта ИЛИ, входы которого соединены с одними из выходовблока сравнения, другой выход которого соединен с первыми входамивторого дополнительного регистра адреса, пятого элемента И-НЕ и дополнительного коммутатора, второй входкоторого подключен к выходу второгодонолиительного регистра адреса,. выход элемента задержки соединен с первим входом элемента И, выход которогоподклижен к первому входу первогорегистра адреса, выход которого сое.динен с первым входом блока сравнения,. вторые входы элементов И-НЕ,элемента И, блока сравнения и дополнительныхрегистров адреса и третийвход дополнительного. коммутатораявляются одними из входов блока выл 40ходами:которого являются выходы дополнительного коммутатора и элемен,тов И-НЕ и другие входы блока.На Фиг.1.изображена структурнаясхема предлагаемого оперативного запоминающего устройства; на Фиг.2 -45то же, блока управления; на Фиг.3 -то же, блока местного управления;на Фиг.4 - то же, блока контроля,по Хэммингу; на Фиг.5 - принципыразмещения инФормации в обычной50памяти и в памяти, например, с четырехкратным расслоением адресов. ОЗУ с контролем по Хэммингу содержит (фиг.1) 64-разрядный первый накопитель 1 данных, накопитель 2. команд; являющийся сверхоперативным запоминающим устройством (СОЗУ),вто 1 011 4.(фиг,2) синхронизагор, 15, которыйможет быть выполнен на.микросхеме556 РТ 5 или 556 РТ 3, элемент НЕ 16,:элемент И 17, элемент 18 задержкии элемент И 19 и элемент И 20,имеющий выход 21,Каждый блок 4 или,13 местногоуправления содержит (Фиг.3) первыйдополнительный регистр 22.адреса,блок 23 сравнения, элемент 24 задержки, элемент ИЛИ 25,. второйдополнительный регистр 26 адреса,элементы И"НЕ 27-31 с первого попятыйи дополнительный коммутатор32 элемент И 33.Блок 8 контроля .по Хэммингусодержит (Фиг.4) блоки 34-40 сверткипо модулю два, элементы НЕРАВНОЗНАЧНОСТЬ 41-47, дешифратор 48 и груп- .пу 49 элементов НЕРАВНОЗНАЧНОСТЬ490-495Предлагаемое устройство можетработать в режимах: чтение командиз запоминающего устройсгва", чтениеданных из запоминающего устройствафзапись денных в запоминающее устройство, запись инФормации в память .но каналу прямого доступа. в. память(в этом режиме инФормация поступаетиз. внешнего устройства и записывается в.накопитель блоками по четыре16"разрядных слоьа); чтение информации из памяти по канапу прямогодоступа к памяти,1В режиме чтечия команд иззапоминающего устройства коман-ды и данные,. обарабатцваемыепроцессором, имеют ширину 16разрядов (Фиг.5 и,6)При чтении команд изпамятиадрес= АрАп, находящийся в регистре номера команды центральногопроцессора (не показан), поступаетпо адресному входу в блоки 4 и 13,а старший разряд адреса А ,А,поступает в регистр 6 адреса. Одно-.временно с адресом в блоки 4 и 5поступае: управляющий сигнал Чте:ние команды"127011 С выходов блоков 34-40 семь разрядов Н-Н поступают на первые входы первых семи элементов НЕРАВНОЗНАЧНОСТЬ.40-46, на вторые входы 30 которых поступают семь контрольных разрядов Н -Нь с выхода накопителя 14. На выходах элементов 40- 46 Формируется код ошибки (если она есть) РО-Рь, поступающий на входы 35 ,дешифратора 48. При этом, если Рь -Рь = О, то ошибка при чтении отсутствовала. Если же Р -Рь Ф О, то это свидетельствует о наличии Управляющий сигнал "Чтение команды" порождает сигнал "Чтение ОЗУ",который поступает в накопитель 1,где начинается цикл чтения из па-мяти, по адресу 1= А ,А находящемуся в регистре В. Кроме того,он поступает на синхронизатор 15,с выхода которого сигналы поступаютна входы коммутаторов 9-12, подключая выходы накопителя 1 на выход 10этих коммутаторов,По окончании цикла чтения четыреинформационных автова по 16 разрядовкаждое (Фиг.56),считанные по адресу А 2 А, находящемуся в регистре 6, с выходов накопителя 1 черезкоммутаторы 9-12 поступают на.однивходы блока 8 контроля по Хэммингу.Смесь контрольных разрядов с выходанакопителя 14 поступают на другие 2 Овходы блока 8 контроля по Хэммингу,В этом блоке информационные разряды 0 -Эьпоступают на семь блоков 34-40, каждый из которых выпол-,няет свертку (сумму по модулю два). ошибки. При этом сигнал с выхода де шифратора 48, соответствующий ошибочному разряду, становится равным "единице" и поступает на первый вход соответствующего элемента НЕРАВНОЗНАЧНОСТЬ 49-49 ьз на второй вход которого подан ошибочный инФормационный разряд. На выходе этого элемента ошибочный разряд инвертируется, т.е. исправляется.С выходов элементов НЕРАВНОЗНАЧ НОСТЬ 49 рь скорректированная информация поступает в накопитель 2, Далее осуществляется чтение команды иэ накопителя 2.В режиме чтения данных иэ запоминающего устройства чтение данных из памяти происходит аналогично чтению команд, за исключением .того, что из процессора совместно с адресом чтения поступает управляющий сигнал "чтение данных".В режиме записи данных в устройство из процессора по информационному входу поступает 16-разрядное информационное слово, которое запи.сывается в регистр 7 данных. Одно-. временно с ним по. адресному входу поступает в регистр 6 адреса старший разряд адреса А 2-А, а два младщих разряда адреса АО,Апоступают в блок 5 управления.Кроме того, по управляющему входу в блок 5 посту-, пает сигнал "Запись данных".Технико-экономическое преимущест. - во предлагаемого устройства заключается в повышенном его быстродействии1 и уменьшении количества контрольных разрядов памяти.1127011 Хамтрвчныю рсорнЫ юйюм 3 ЪЪактор М. Келемеш Заказ 8747/ Тираж 574 ИИПИ Государственного делам изобретений Москва, Ж, РаушППП "Патент", г. Ужгород, ул. Проектн ф Ь ф г онжориоцци 3 помщц с цвпырехкраоиыи черсдвбанивк одресЯФю,Х оставитель В. Рудаковехред Т,Дубинчак Корректор 0. Тигор Подписноеомитета СССРоткрытийкая наб., д. 4/5