Устройство для вычисления полинома второй степени

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН С 51) С 06 Г 7/5 МСГСОВЗФЕ:,нВМЙ 4 МВЪЕИ ОПИС ИЗОБИДЕТЕЛЬСТ ЕНИЯ К АВТОРСКО тем, что, с целью с оборудования, в нег мирователя импульсо ения объема введдва трети ертый НЕ э ы два фор актовател мпульсов, второи и ы ИЛИ, третий, чет лементы И, элемент элеменпятыйкибернееме адержки, причка синхрояи м четвертыиции соединенми первого ий импульсов,ьмод бл с управ второго информа СССРО.ССР ляющими вход формировател ип) . ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ 4(71) Ордена Ленина институттики им. В.М.Глушкова(56) 1. Авторское свидетельсУ 826345, кл. С 06 Г 7/552,2, Авторское свидетельствпо заявке 9 34 11857/24,кл. С 06 Г 7/552, 1982 (прот(54) (57) 1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ПОЛИНОИА ВТОРОЙ СТЕПЕНИ, содержащее первый и второй регистры сдвига, сумматор, два элемента И, элемент ИЛИ, элемент задержки, триггер, блок синхронизации, причем инверсный выход триггера соединен с первым входом первого элемента И, вторбй вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен через элемент задержки. с прямым выходом триггера, выход второго регистра сдвига соединен с вторым входом элемента ИЛИ и входом сброса триггера, выход первого элемента И соединен с входом сдвига второго регистра сдвига, выход первого регист. ра сдвига соединен с входом первого операнда сумматора, выход которого соединен с входом сдвига первого регистра сдвига, первый вход блока синхронизации соединен с входами син. хронизации первого и второго регистров сдвига, входы сброса которыхсоединены с вторым выходом блока синхронизации, третий вход которого соединен с первым входом второго элемента И, о т л и ч а ю щ е е с я,ЯУ 1109743 ционные входы которых соединены соответственно с первым и вторым информационными входами устройства, выход первого формирователя импульсовсоединен с первыми входами второгоэлемента ИЛИ и третьего элемента И,вторые входы которых соединены с выходом второго формирователя импульсов, выходы второго элемента ИЛИи третьего элемента И соединены соответственно с управляющими входамипервого и второго тактователей импульсов, информационные входы первого и второго тактователей импульсовсоединены с пятым выходом блока синхронизации, выход второго регистрасдвига соединен через второй элемент.задержки с первым входом четвертогоэлемента И, второй вход четвертогоэлемента И соединен с вторым входомвторого элемента И, с входом элемента НЕ и первым выходом второготактователя импульсов, второй выходкоторого соединен, с информационнымвходом триггера, выход первоготактователя импульсов соединен с первым входом пятого элемента И, выходкоторого соединен с первым входомтретьего элемента ИЛИ, второй и третий входы которого соединены соответственно с выходами второго и чет11 вертого элементов И, выход элемента ИЛИ соединен с входом второго операнда сумматора, второй и третий входы пятого элемента И соединены соответственно с выходом элемента НЕ и выходом второго регистра сдвига. 2. Устройство по п, 1, о т л и - ч а ю щ е е с я тем, что тактователь импульсов содержит два элемента И-НЕ. элемент ИЛИ, два элемента НЕ, причем информационный вход тактователя импульсов соединен с первым входом элемента ИЛИ и первым 09743входом первого элемента И-НЕ, выходкоторого соединен через первый элемент НЕ с вторым выходом тактователяимпульсов, первый выход которого сое, динен с выходом второго элемен"та И-НЕ и вторым входом первого элемента И-НЕ, выход которого соединен:с первым входом второго элемента И-НЕ, второй вход которого соеди-нен с выходом элемента ИЛИ, второйвход которого сое ахинеи с выходомвторого элемента Е, вход которогосоединен с управляющим входом тактователя импульсов.1Изобретение относится к автоматике и вычислительной технике и предназначено для возведения в квадрат либо для умножения двух величин, представленных в цифровой или анало говой форме представления информации.Известен квадратор, содержащий два регистра сдвига, сумматор, два элемента задержки, триггер, два элемента ИЛИ и элемент И 11. 10Недостаток такого устройства ограниченность функциональных возможностей, так как оно не позволяет выполнить умножение двух величин, представленных в цифровой или анало говой форме представления информацни.Наиболее близким к предлагаемому по технической сущности является устройство для вычисления полинома второй степени, содержащее первый и 20 второй регистры сдвига, сумматор, два элемента И, элемент ИЛИ, элемент задержки, триггер, блок синхронизации, причем инверсный выход триггера соединен с первым. входом первого элемента И, второй вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен через элемент задержки с прямым выходом триггера, выход второго регистра З 0 сдвига соединен с вторым входом, элемента ИЛИ и входом сброса треггера, выход первого элемента И соединен с входом сдвига второго регистра сдвига, выход первого регистра сдви га соединен с входом первого операнда сумматора, выход которого соеди 3нен с входом сдвига первого регистра сдвига, первый выход блока синхронизации соединен с входами синхронизации первого и второго регистров сдвига, входы сброса которых соединены с вторым выходом блока синхронизации, третий выход которого соединен с первым входом второго элемента И 2 1.Недостатком известного устройства является большой объем оборудЬвания.Цель изобретения в . сокращение объема оборудования.Поставленная цель достигается тем, что в устройство, содержащее первый и.второй регистры сдвига, сумматор, два элемента И, элемент ИЛИ, элемент задержки, триггер, блок синхронизации, причем инверсный выход триггера соединен с первым входом первого элемента И, второй вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен через элемент задержки с прямым выходом триггера, выход второго регистра сдвига соединен с вторым входом элемента ИЛИ и входом сброса триггера, выход первого элемента И соединен с входом сдвига второго регистра сдвига, выход первого регистра сдвига соединен с входом первого операнда сумматора, выход которого соединен с входом сдвига первого регистра сдвига, первый выход блока синхронизации соединен с входами синхронизации первого и второго регистров сдвига, входы сброса которых соединены с вторымвыходом блока синхронизации, третий выход которого соединен с первым входом второго элемента И, введены два формирователя импульсов, два тактователя импульсов, второй и третий 5 элементы ИЛИ, третий, четвертый и пятый элементы И, элемент НЕ, элемент задержки, причем четвертый выход бло.ка синхронизации соединен с управляющими входами .первого и второго форми О рователей импульсов, информационные входы которых соединены соответственно с первым и вторым информационными входами устройства, выход первого формирователя импульсов соединен с пер вьцчи входами второго элемента ИЛИ и третьего элемента И, вторые входы которьж соединены с выходом второго формирователя импульсов, выходы второго элемента ИЛИ и третьего элемен О та И соединены соответственно с управляющими входами первого н второго тактователей импульсов, информационные входы первого и второго тактователей импульсов соединены с пятым выхо дом блока синхронизации, выход второго регистра сдвига соединен через второй элемент задержки с первым входом четвертого элемента И, второй вход четвертого элемента И соединен ЗО с вторым входом второго элемента И, с входом элемента НЕ и первым выходом второго тактователя импульсов, второй выход которого соединен с информационным входом триггера, выход первого тактователя импульсов соединен с первым входом пятого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй и третий входы которого соединены соответ О ственно с выходами второго и четвертого элементов И, выход элемента ИЛИ, соединен с входом второго операнда сумматора, второй и третий входы пятого элемента И соединены соответст венно с выходом элемента НЕ и вьмодом второго регистра сдвига.Кроме того, тактователь импульсовсодержит два элемента И-НЕ, элемент ИЛИ 7два элемента НЕ, причем информационный увход тактователя импульсов соединен спервым входом элемента ИЛИ и первым входом первого элемента И-НЕ, выход которого соединен через первый элемент НЕ с вторым выходом тактователя импульсов, первый выход которого соединен с выходом второго элемента И-НЕ и вторым входом первого элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с выходом элемента ИЛИ, второй вход которого соединен с выходом второго элемента НЕ, вход которого соединен с управляющим входом тактователя импульсов.На фиг. 1 представлена структурная схема устройства; на фиг. 2 - структурная схема блока синхронизации и тактователя импульсов.Устройство содержит регистры 1 и 2 сдвига, сумматор 3, триггер 4, элементы ИЛИ 5-7, элементы И 8-12, элементы 13 и 14 задержки на такт, элемент НЕ 15, блок 16 синхронизации, тактователи 17 и 18 импульсов, формирователи 19 и 20 импульсов, информационные входы 21 и 22 устройства.Блок синхронизации содержит генератор 23 тактовых импульсов, распределитель 24 импульсов, генератор 25 одиночных импульсов, триггер 26, коммутаторы 27 и 28, элемент НЕ 29, выходы 30-34.Тактователи 17 и 18 импульсов содержат элементы И-НЕ 35 и 36, элементы НЕ 37 и 38, элемент ИЛИ 39, информационный вход 40, управляющий вход 41 н выходы 42 и 43.Устройство работаетследующим образом.В исходном состоянии коммутатором 27 блока 16 синхронизации подключают выход генератора 25 одиночных импульсов к информационному входу триггера 26, Генератор 23 тактовых импульсов блока 16 синхронизации формирует последовательность тактовых импульсов, из которых и-разрядный распределитель 24 импульсов формирует и последовательностей импульсов, длительностью 1 И, периодом Т=и/Г и сдвинутых один относительно другого на время Т=1 И, где й - частота тактовых импульсов генератора 23 тактовых импульсов, и - количество разрядов регистров 1 и 2 сдвига. Коммутатором 28 подают сигнал логической единицы с выхода элемента НЕ 29 на вход запуска генератора 25 одиночных импульсов, на выходе которого выделяется одиночный импульс из последовательности и-го разряда распределителя 24 импульсов. Выходной импульс генератора 25 одиночных импульсов через коммутатор 27 поступает на информационный вход триггера 26, устанавливая его в единичное состояние. Сигнал лоэ 1109743 бгической единицы прямого выхода триг-гера 4 в единичное. состояние привогера 26 поступает на входы управления дит к формированию на его инверсномрегистров 1 и 2 сдвига, которые под выходе нулевого сигнала блокирдействием тактовых импульсов, поступаю- щего элемент И 8, а на прямом выхощих с первого выхода блока 16 синхро- де - единичного сигнала который5Фнизации, устанавливаются в нулевое спустя время задержки элементом 13состояние, поскольку на их входе вво- задержки на такт начинает действода данных действует сигнал логичес- вать через элемент ИЛИ 5 на первомкого нуля. Триггер 4 устанавливается входе элемента И 8. Под действиемв нулевое состояние нулевым сигналом,тактовых импульсов первого выходасдвигаемым с выхода регистра 2 сдви- .блока 16 синхронизации с выхода рега. Таким образом, в исходнок состоя- гистра 2 сдвига в первом тактении регистры 1 и 2 сдвига, а также сдвигается младший разряд начальтриггер 4 находятся в нулевом сос- ного нулевого кода, сигнал которогопоступает на инверсный вход. сбросаРежим вычислений устанавливается триггера 4 и устанавливает его в нукоммутатором 27 путем подключения левое положение. В нулевом состоявыхода генератора 25 одиночных им- нии на инверсном выходе триггера 4пульсов к входам запуска формирова- формируется единичный сигнал котонФтелеи 19 и 20 импульсов. Вычисления20рый снимает блокировку элемента И 8к квадраторе-умножителе начинаются Благодаря задержке элементом 13 запосле запуска с помощью коммутато- держки на такт сигнала прямого выхора 28 генератора 25 одиночных им- да триггера 4 на входе элемента И 8пульсов, выходной импульс которого формируется импульсный сигнал, котозапускает формирователи 19 и 20 им рый в первом такте записываетсяпульсов. в качестве младшего разряда кода вНа выходах формирователей 19 и 20 регистр 2 сдвига под действием тактоимпульсов формируются импульсы, дли- вых импульсов первого выхода блока 16тельность которых пропорциональна синхронизации,сигналам (аналоговым или цифровым),30В течение первого такта выходнойдействующим на информационных вхо- сигнал первого разряда распределитедах 21 и 22 устройства. ля 24 импульсов, действующий на треЕсли длительность выходных импуль. тьем выходе блока 16 синхронизацииЭсов формирователей 19 и 20 импульсов поступает через элемент И 10, открыразлична, то наибольший по длитель- тый сигналом стробирующего выходаности импульс выделяется на выходе35тактователя 17 импульсов, и через. элемента ИЛИ 7, а импульс меньшей элемент ИЛИ 6, сумматор 3 на инфордлительности - на выходе элемен- мационный вход регистра 1 сдвига.та И 12, под действием которого так- Под действием тактовых импульсовтователь 17 импульсов формирует из первого выхода блока 16 синхронизациипоследовательности импульсов и-го40в первом такте в регистр 1 сдвига заразряда распределителя 24 импульсов писывается единичный сигнал в качестпачку импульсов, количество которых ве младшего разряда кода. В течениепропорционально наименьшей величине, последующих тактов с второго до и-годействующей на одном из информацион- нулевые разряды кодов с второго пон45ных входов 21 и 22 устроиства, а и-й под действием тактовых импульсовтакже импульс, стробирующий эту пач- первого выхода блока 16 синхронизациику импульсов. Стробирующий импульс переписываются с выходов регистров 1тактователя 17 импульсов открывает и 2 сдвига на их информационные вхоэлементы И 9 и 10, а также через ды, а единица младшего разряда кодаэлемент НЕ 15 блокирует элемент И 1.1, продвигается в последний разряд ре 50Пачка импульсов с импульсного выхода гистров 1 и 2 сдвига.тактователя 17 импульсов поступает Таким образом, после шага вычислена информационный вход триггера 4. ний в течение и тактов в регистраПервый импульс пачки устанавлива- и 2 сдвига формируются соответственноет в единичное состояние триггер 4 -"5 двоичные коды квадратной функциив и-м такте (соответствующем сдвигу х = 1 и аргумента х =1. На втором ии-х разрядов кодов с выходов регист- последующих шагах вычислений дооконров 1 и 2 сдвига). Установка триг- чания действия наименьшего импульсля 17 импульсов устанавливаются нулевые сигналы. Нулевой сигнал стробирующего выхода тактователя 17 импульсов блокирует элементы И 9 и 10, а также через элемент НЕ 15 снимает блокировку элемента И 11, на третьем входе которого продолжает действовать импульс стробирующего выхода тактователя 18 до окончания действия наибольшего импульса на выходе формирователя 19 или 20 импульсов.На интервале времени от момента окончания наименьшего до момента окончания наибольшего импульса на выходах формирователей 19 и 20 импульсов устройство реализует операцию умножения двух величин согласно следующему соотношению 7 11097ного сигнала на выходах формирователей 19 и 20 импульсов устройствоформирует в регистрах 1 и 2 сдвига соответственно двоичные коды квадратичной функции и аргумента согласно со 5отношениюх =х; +2 х, +1, (1)где х и х - значения аргументаквадратичной функциина 1 и 1-1 шагах вычисОлений соответственно.Например, установка триггера 4в единичное состояние 1-м импульсомпачки, действующей на импульсном выходе тактователя 17 импульсов,обеспечивает формирование в регистрах 1 и 2сдвига двоичных кодов величин х 2и х. соответственно согласно соотновению (1) следующим образом.Под действием тактовых импульсовпервого выхода блока 16 синхронизации на первый. вход сумматора 3 сдвигается двоичный код величины х.гквадратичной функции на предыдущемшаге вычислений, а с выхода регистра 2 сдвига через элемент 14 задержки на такт, элементы И 9 или 6на второй вход сумматора 3 сдвигается двоичный код аргумента х. . Элемент 14 задержки обеспечивает сдвигна один разряд двоичного кода х,.аргумента на предыдущем шаге вычислений по отношению к двоичному кодуфункции х-,сдвигаемому с выхода регистра 1 сдвига. Сумматор 3 формируетсогласно соотношению (1) двоичныйкод квадратичной функции х ., на 1-мшаге вычислений, который последовательно, начиная с младшего разряда,сдвигается с выхода сумматора 3 в ре 40гистр 1 сдвига. Единица младшего разряда поступает с третьего выхода блока 16 синхронизации через элементы И 10, ИЛИ 6 на второй вход сумматора 3,В это время в регистре 2 сдвигадвоичный код величины х увеличивается на единицу. Действительно, установка триггера 4 в единичное состояние обеспечивает разрыв цепи циркуляции кодов с выхода регистра 2 сдвигана его вход, так как элемент И 8 закрыт нулевым сигналом инверсного вь 1 хода триггера 4, Следбвательно, довозврата триггера 4 в нулевое состояние в младшие разряды кода регистра 2сдвига записываются нулевые сигналы.Триггер 4 возвращает в нулевое состояние первый, начиная с младшего разря 43 8 да, нулевой сигнал кода, который сдвигается с выхода регистра 2 сдвига.Переход триггера 4 из единичного состояния в нулевое приводит к формированию на выходе элемента И 8 импульсного сигнала благодаря задержке элементом 13 задержки единичного сигнала прямого выхода триггера 4 его предыдущего состояния. Следовательно, вместо сдвигаемого с выхода регистра 2 сдвига нулевого сигнала на информационный вход регистра 2 сдвига поступает единичный сигнал с выхода элемента И 8. Остальные разряды двоичного кода, сдвигаемого с выхода регистра 2 сдвига, переписываются в регистр 2 сдвига без изменения через элементы ИЛИ 5 и И 8, так как триггер 4 находится в нулевом состоянии.Таким образом, двоичный код в регистре 2 сдвига на каждом шаге вычислений увеличивается на единицу и соответствует количеству импульсов, действующих на импульсном выходе тактователя 17 импульсов.После окончания действия наименьшего импульса на выходе формирователя 9 или 20 импульсов элемент И 12 закрывается и.на выходах тактоватег х:х хг:х + .- х, (21 1где 2=у-х;х - наименьший сомножитель;у -наибольший сомножитель.К моменту окончания наименьшего импульса (соответствующего наИменьшему сомножителю), в регистре 1 сдвига9 11097формируется согласно соотношению (1)двоичный код х квадрата наименьшегосомножителя, а в регистре 2 сдвигадвоичный код х наименьшего сомножителя, который под действием тактовых.импульсов первого выхода блока 16синхронизации сдвигается через элемен"ты И 11 и ИЛИ 6 на второй вход сумматора 3, где суммируется с двоичнымкодом величины х, сдвигаемой с выхо Ода регистра 1 сдвига. Двоичный кодсуммы, начиная с младшего разряда,под действием тактовых импульсов первого выхода блока 16 синхронизациизаписывается в регистра 1 сдвига за 1время и тактов.Формирование суммы согласно соотношению (2) продолжается аналогичнымобразом на последующих шагах вычислений до тех пор, пока действует им.пульс наибольшего сомножителя иа выходе формирователя 19 или 20 импульсов,После окончания импульса наибольшего сомножителя на стробирувнщем вмходе тактователя 18 импульсов устанавливается нулевой сигнал, блокирующийэлемент И 11, Так как элементы И 9и 10 также блокируются нулевым сигналом стробирующего выхода тактователя 17 импульсов, то на втором входе сумматора 3 действуют нулевыесигналы, а в регистре 1 сдвигадинамическим способом,утем циркуляции кода через сумматор 3 фиксирует.35ся двоичный код произведения двухвходных величин,В регистре 2 сдвига запоминаетсядинамическим способом (путем циркуляции кода через элементы ИЛИ 5и И 8), двоичный код наименьшегосомножителя вхопной величины. Тактователь 17 или 18 импульсов работает следующим образом.На информационный вход 40 поступает последовательность импульсов, ана управляющий вход 41 - сигнал управ. ления. 43 10В случае отсутствия сигнала управ"ления на управляющем входе 41 на выходе элемента НЕ 38 устанавливаетсясигнал логической единицы, поступающий через элемент ИЛИ 39 на один извходов элемента И-НЕ 36. Во времялаузц между импульсами на входе 33иа выходе элемента И-НЕ 35 формируется сигнал логической единицы, которыйсовместно с единичным сигналом выхода элемента ИЛИ 39 устанавливаетна выходе элемента И-НЕ 36 сигнал логического нуля, блокирующий элемент И-НЕ 35 во время действия импульса на входе 33. Сигнал логическойединицы выхода элемента И-НЕ 35 поддерживает сигнал логического нуляна выходе элемента НЕ 37,В случае действия единичного сигнала на управляющем входе 41 на вцхо".де элемента НЕ 38 устанавливаетсясигнал логического нуля, Во время паузы между импульсами на входе 33 навыходе элемента ИЛИ 39 устанавливается сигнал логического нуля, формирующий на выходе элемента И-НЕ 36 единичный сигнал строба, который пропускает последовательность импульсоввхода 33 через лементы И-НЕ 35и НЕ 37 на выход 42 тактователя 17импульсов. В этом режиме во времядействия импульса на входе 33 нулевойсигнал иа выходе элемента И-НЕ 35 блокирует элемент И-НЕ 36, на выходекоторого поддерживается сигнал логической единицы строба.Предлагаемое устройство может использоваться в режиме формированийквадратичной функции, если на входы 21 и 22 устройства поступает одини тот же сигнал (аналоговый или цифровой). Если сигналы на входах .2 1и 22 устройства различны, то оноформирует двоичный код произведениявходных величин.Использование предлагаемого устройства позволяет сократить объемоборудования по сравнению с известным устройством,