Многофункциональный запоминающий элемент для логической матрицы

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 151) 11 С 15/О ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ идетельство СС 15/00, 1978. етельство СССР 18-24,82 (прототип).Е четвервыи вход одключен сора, вт а НЕРАВен од ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛА 1 ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(5 б) 1. Авторское свВ 74 б 728, кл. Д 11 С2Авторское свидпо заявке Нф 3421 /кл.11 С 15/00 9(54) (57) ИНОГОФУНКЦИОНАЛЬНЫЙ ЗАПОХИНАЮИ 1 ИЙ ЗЛЕМЕНТ ДЛЯ ЛОГИЧЕСКОЙИАТРИЦЫ, содержащий триггер, мультиплексоры, элемент И-ИЛИ-НЕ, элемент И-ИЛИ, элемент НЕРАВНОЗНАЧНОСТЬэлементы И и элементы ИЛИ с первогопо третий, причем выход первогоэлемента И соединен с первым входомтриггера, прямой и инверсный выходы которого подключены соответственно к первым и вторым входам элемента И-ИЛИ-НЕ и элемента И-ИЛИ, третий и четвертый входы элементаИ-ИЛИ-НЕ соединены с выходом первого мультиплексора, и первым входомпервого элемента ИЛИ, второй входкоторого подключен к выходу элемента И-ИЛИ, а выход - к первым входамвторого и третьего элементов И,второй вход второго элемента И соединен с выходом второго мультиплексора и первыми входами третьегомультиплексора и четвертого элемента И, выход второго элемента Исоединен с первым входом второгоэлемента ИЛИ, второй вход которогоподключен к прямому выходу элементаИ-ИЛИ-НЕ, а выход - к второму входу ЯО 11 04584 А третьего мультиплексора, инверсныйвыход элемента И-ИЛИ-НЕ.соединен свторым входом третьего элемента И,выход которого подключен к первомувходу элемента НЕРАВНОЗНАЧНОСТЬ,второй вход которого соединен свыходом четвертого элемента И, авыход является информационным выходом многофункционального запоминающего элемента, второй вход четвертого элемента И соединен с третьимвходом третьего мультиплексора иявляется одним из управляющих вхо- .дов многофункционального. запоминающего элемента, информационными входами которого являются входы с первого по третий первого мультиплексора, четвертый и пятый входы которого и входы первого элемента И являются другими управляющими входамимногофункционального запоминающегоэлемента, входы второго и выходтретьего мультиплексоров являются .соответственно входами переноса ивыходом переноса многофункционального запоминающего .элемента, одними из операционных входов которогоявляются пятый вход элемента И-ИЛИ-Ни третий вход элемента И-ИЛИ, о т -л и ч а ю щ и й с я тем, что, с целью повышения быстродействия многофункционального запоминающе мента, в него введены четве мультиплексор, элемент НЕ и тый элемент ИЛИ, причем пер четвертого мультиплексора п к выходу первого мультиплек .рой вход - к выходу элемент НОЗНАЧНОСТЬ, а выход соедин вторым входом триггера, вых1 мента НЕ подключен к первым входам третьего и четвертого элементов ИЛИ; выходы которых соединены соответственно с шестым входом элемента И-ИЛИ-НЕ и с четвертым входом элемента И-ИЛИ, пятый вход которого соединен с седьмым входом элемента И-ИЛИ-НЕ, третьим входом четвертого элемента И, входом элемента НЕ и 104584является входом считывания многофункционального запоминающего элемента, входом управления записью и другими операционными входа - ми которого являются соответственно третий вход четвертого мультиплексора и вторые входы третьего и четвертого элементов ИЛИ.2дами третьего мультиплексора и четвертого элемента И и подключен к выходу второго мультиплексора, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к первому выходу элемента 4-ЗИИЛИ/НЕ/ :а,выход - к второму входу третьего мультиплексора, второй выход элемента 4-ЗИИЛИ/НЕ соединен с вторым входом третьего элемента И, выход которого подключен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с вы-, ходом четвертого элемента И, а выход являетая выходом многофункциональ.ного элемента, второй вход четвертого элемента И. объединен с третьим входом третьего мультиплексора и является входом многофункциоцаль.ного элемента , а вьиод третьего мультиплексора является выходом многофункционального эле 10 Наиболее близким техническим решением к изобретению является многофункциональный запоминающий элемент для логической матрицы, который содержит триггер, три мультиплексора, элементы 4-3 ИИЛИ-НЕ, 3-2 ИИЛИ 20 НЕРАВНОЗНАЧНОСТЬ, четыре элемента Й, три элемента ИЛИ, причем входы первого, второго мультиплексоров и первого элемента И являются входами многофункционального элемента, выход .25 первого элемента И соединен с первьк входом триггера, прямой и ин,версный выходы которого подключенысоответственно к первым и вторым входам элементов 4-ЗИИЛИ/НЕ и 30 3-2 ИИЛИ, третьи входы которых являются входами многофункционального элемента, четвертьй и пятый входы элемента 4-ЗИИЛИ/НЕ объединены с первым входом первого элемента ИЛИ35 и подключены к выходу первого мультиплексора, второй вход первого элемента ИЛИ подключен к выходу элемента 3-2 И"2 ИЛИ, а выход соединен с первыми входами второго и третьего элементов И, второй вход второго элемента И соединен с первыми вхомента 12 . Изобретение относится к вычислительной технике и может быть исполь" зовано в матричных ассоциативно- логических устройствах.Известно многофункциональное запоминающее устройстводля логической матрицы, содержащее триггер, блок сравнения, элементы И, ИЛИ НЕ 11 .Недостатком этого устройства является низкое быстродействие при выполнении арифметических операций с помощью микропрограмм. Недостатками матрицы, составленной из таких элементов, являются большой объем и ограниченное быстродействие при выполнении арифметических операций, так как для выполнения, например, операции арифметического сложения нужно расположить слагаемые в одной строке, причем между парами одноименных разрядов должны стоять дополнительные многофункциональные элементы для записи результата операции. Таким образом, объем матрицы увеличен в три раза (на каждый разряд числа нужно предусмотреть два дополнительных элемента: для записи второго опеванда и для записи результата).104584 4 Поставленная цель достигается тем, что во многофункциональный запоминаюший элемент для логической матрицы, содержащий триггер, мультиплексоры, элемент И-ИЛИ-НЕ, элемент И-ИЛИ, элемент НЕРАВНОЗНАЧНОСТЬ элементы И и элементы ИЛИ с первого по третий, причем выход первого элемента И соединен с первым входом триггера, прямой и инверсный выходы которого подключены соответственно к первым и вторым входам элемента И-ИЛИ-НЕ и элемента И-ИЛИ, третий и четвертый входы элемента И-ИЛИ-НЕ соединены с выходом первого мультиплексора и первым входом первого элемента ИЛИ, второй вход которого подключен к выходу элемента И-ИЛИ, а выход - к первым входам второго и третьего элементов И, второй .вход второго элемента И соединен с выходом второго мультиплексора и первыми входами третьего мультиплексора и четвертого элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к прямому выходу элемента И-ИЛИ-НЕ, а выход - к второмувходу третьего мультиплексора, инверсный выход элемента И-ИЛИ-НЕ соединен с вторым входом третьего элемента И, выход которого подключен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом четвертого элемента И, а выход является информационным выходом много - функционального запоминающего элемента, второй вход четвертого элемента И соединен с третьим входом третьего мультиплексора и является- одним из управляющих входов многофункционального запоминающего элемента, информационными входами которого являются входы с первого по третий первого мультиплексора, чет 35 3 1Наличие дополнительных разрядов н три раза увеличивает время прохождения по строке переноса, а необхоидмость перекомпановки массива еще больше снижает быстродействие. Указанные недостатки усугубляются, если нужно сложить несколько чисел.Цель изобретения - повьппение быстродействия многофункционального запоминающего элемента, особенно при выполнении арифметических операций. 10 15 20 25 40 45 50 55 вертьпЪ и пятый входы которого ивходы первого элемента И являютсядругими управляющими входами многофункционального запоминающего элемента, входы второго и выход третьего мультиплексоров являются соответственно входами переноса и выходомпереноса многофункционального запоминающего элемента, одними из операционных входов которого являютсяпятый вход элемента И-ИЛИ-НЕ итретий вход элемента И-ИЛИ, введенычетвертый мультиплексор, элементНЕ и четвертый элемент ИЛИ, причемпервый вход четвертого мультиплексо;ра подключен к выходу первогомультиплексора, второй вход - к выходу элемента НЕРАВНОЗНАЧНОСТЬ, авыход соединен с вторым входомтриггера, выход элемента НЕ подключен к первым входам третьего и четвертого элементов ИЛИ, выходы которых соединены соответственно сшестым входом элемента И-ИЛИ-НЕ ис четвертым входом элемента И-НЕ,пятый вход которого соединен с седьмым входом элемента И-ИЛИ-НЕ, третьим входом четвертого элемента И,входом элемента НЕ и является входом считывания многофункциональногозапоминающего элемента, входомуправления записью и другими операционными входами которого являютсясоответственно третий вход четвертого мультиплексора и вторые входытретьего и четвертого элементов ИЛИ.На чертеже приведена функциональная схема предложенного многофункционального запоминающего элемента.Предложенный многофункциональныйзапоминающий элемент содержит триггер 1, мультиплексоры 2-5 с первогопо четвертый, элемент И-ИЛИ-НЕ 6,элемент И-ИЛИ 7, элемент НЕ 8, элементы И 9-12 с первого по четвертый,элементы ИЛИ 13-1 б с первого по четвертый, элемент НЕРАВНОЗНАЧНОСТЬ 17.На чертеже показаны входы 18управления записью, управляющие вхо.ды 19-21, информационные входы 2224, входы 25-27 переноса, управляющие входы 28, вход 29 считывания,операционные входы 30, управляющийвход 31, информационный 32 и выход33 переноса,При пОстроении логической матрицы осуществляются следующие соедине.ния: входы 19 и 29 всех многофунк 1104584циональных запоминающих элементовстроки объединены и подключены кустройству управления матрицей (непоказано). Выход 32 любого запоминающего элемента соединен с входом 522 предыдущего запоминающего элемента, входом 23 последующего запоми"нающего элемента.,в строке и входом24 элемента, расположенного вышепо столбцу. Выход 33 соединен с входом 25 предыдущего запоминающегоэлемента и входом 26 последующегозапоминающего элемента в строке.У запоминающих элементов, расположенных в одном столбце, объединены 15входы 18, 20, 27, 28, 30, 31 и под-,ключены к устройству управленияматрицей, Входы 21 объединены увсех запоминающих элементов. Навходы 24 запоминающих элементов нижней.строки поступают входные данные.На свободные входы 22,23, 25, 26запоминающих элементов крайиих, столбцов поданы константы,Работа устройства поясняется 25таблицей, в которой приняты следующие обозначения: "А" - сигнална выходе мультиплексора 3 при наличии сигнала на одном из входов 2224, поступающего с одного из сосед- ЗОних разрядов; "В" - содержимое триггера 1, "С" - сигналы на входах 25и 26, поступающие с выходов 33 переноса соседних разрядов., З 5Во второй графе таблицы приведены коды операций, подаваемые на входы 30, соответствующие результаты операций над переменными "А", "Б" и "С", поступающие на выход 32 (в 40 третьей и пятой графах таблицы) и сигналы переноса на выходе 33 (в четвертой и шестой графах таблицы) при нулевом и единичном значениях сигнала на входе 3145Предложенное устройство работает следующим образом.Запись информации в триггер 1 осуществляется при подаче импульса записи на вход 21. При этом на 50 вход 19 выбранной строки и на вход 20 выбранного столбца матрицы подается логическая единица. Информация на вход триггера 1 поступает через мультиплексор 2 при нулевом урбвне 55 на входе 18 - с выхода 32 самого элемента, при единичном - с выхода мультиплексора 3 (сигнал "А"). Сигнал "А" на входы 22-24 мультиплексора 3 поступает с выходов 32 соседне. го левого, правого или нижнего элемента в зависимости от кода на входах 28: "01", "1 О" или "11".Запись исходной информации можно осуществить тремя способами.Первый способ. Информация подается на входы 24 нижней строки матрицы. На входы запоминающих элементов подаются коды: вход 28 - "11", входы 18 и 29 - "1", вход 30 - "0000",.вход 31 -"0". При этом выполняется операция "А": в каждом запоминающем элементе сигнал проходит с входа 24 на выход 32 без изменения и одновременно поступает через мультиплексор 2 на вход триггера 1. Таким образом, каждый разряд входной информации поступает на входы триг-, геров 1 всех запоминающих элементов столбца, но запись производится . только в ту строку и только в те разряды этой строки, на которые по входам 19 и 20 поданы сигналы разрешения записи.Второй способ. Первое слово исходной информации записывается в нижнюю строку матрицы. Затем с каждым тактом оно сдвигается вверх на одну строку, а в освободившуюся нижнюю строку записывается следующее слово, Управляющие сигналы, подаваемые на входы запоминающих элементов матрицы при этом следующие: вход 28 - "11", входы 18 и 29 - ".1", вход 31 - "0", вход 30 - "О 01"(что согласно таблице соответствует операции "В"), Разрешение записи подается при.этом на все запоминающие элементы матрицы. Разряды могут быть замаскированы подачей кода "0" на вход 20 запоминающих элементов соответствующих столбцов. Этот способ позволяет записывать входную информацию с тактовой частотой, ограниченной только задержкой на время сраба- тывания одного запоминающего элемен-та матрицы.Третий способ аналогичен предыдущему, только. запись происходит не снизу по словам, а слева или справа поразрядно. Первые разряды всех слов записываются в запоминающие элементы первого столбцаматрицы, а затем сдвигаются. При этом в освободившийся первый столбец записывается следующие разряды слов входной информа10 30 40 ции, Управляющие коды при этомТакие же, как при втором способе,кроме входов 28, на которые нужноподать код "01" или "10" в зависимости от того, слева или справа ведется запись информации в матрицу.Считывание происходит следующимобразом.Информация с. триггеров 1 даннойстроки матрицы проходит через всерасположенные выше запоминающие элементы на выходы 32 верхней строкиматрицы. Управляющие коды: вход 28"11", входы 19, 20, 21 и 31 - "0",вход 30 - "0000". На вход 29 считываемой строки подается код "О"на входы 29 остальных строк - код"1". В результате операция "А", заданная кодом на входах 30 всехстрок матрицы, в считываемой строкеблокируется, и вместо нее в запоминающих элементах выполняется операция "В". Если нужно считать всю информацию, записанную в матрице, томожно считывать пословно с выходов32 верхней строки матрицы, каждыйраз сдвигая информацию на одно слово вверх.Многофункциональный элемент выполняет операции над переменнымиА, В и С,. приведенные в таблице всоответствии с кодами, подаваемымина входы 30 и 31. При подаче навход 31 кода "0" выполняются логические операций согласно третьей,графе таблицы. При этом сигнал "Сфс входа мультиплексора 4 проходитна выход мультиплексора 5 без изменений. При коде "1" на входе 31 запоминающий элемент выполняет арифметические операции, и формируются навыходах 32 и 33 сигналы согласнооперациям в пятой и шестой графахтаблицы,Сигнал "С",есть значение переноса из левого или правого соседнегоразряда. Его прохождение определяется кодом на входе 27: "1" - проходит сигнал с входа 26, "О" - про"ходит сигнал с входа 25. В матрице, построенной из предложенных многофункциональных запоминающих элементов, арифметические ,и логические операции выполняются попарно, между соседними строками матрицы, в каждой из которых лежит одно слово. Результат операции записывается на место одного из операндов. Рассмотрим выполнение таких операций на примере арифметического сложения.Первое слагаемое записывается в нечетные строки матрицы, второе - в четные. На входы 31 подается код "1", на входы 30 - "00", чему согласно пункту 10 таблицы соответствует операция "А + В + С". На входы 29 нечетных строк матрицы поступает сигнал "0". Операция сложе" ния в этих строках блокируется, и вместо нее выполняется операция считывания "В". Информация с триггеров 1 нечетных строк поступает на выходы 32 и далее (управляющий код на входах 28 - "11") проходит на открытые входы 24 запоминающих элементов чет" ных строк матрицы в качестве переменной "А". На входах 29 четных строк - код "1". В этих строках выполняется операция сложения. Код на входах 27 указывает направление движения переноса по строке "0" - слева направо, "1" - справа налево). Результат операции через мультиплексор 2 (на входах 18 - код "1") записывается в триггеры 1 (разрешение записи подается на входы 20 всех столбцов и на входы 19 только четных строк) .1 Чтобы сложить несколько строк матрицы, надо на вход 29 нижней из них подать код "0", в ней будет выполняться операция считывания "В". На входы 29 остальных строк подаети стся код 1 . В них будет выполняться операция сложения "А + В + С", обусловленная подачей на входы 30 и 31 всех столбцов матрицы управляющих кодов "1001". Управляющий код на входах 28 - "11". Сигнал разрешения записи подается на вход 19 верхней строки, куда записывается результат сложения. Остальные управляющие коды такие же, как при попарном сложении чисел. Количество слагаемых при сложении может быть любым, и таких блоков в матрице может быть несколькоВыполнение других арифметических и логических операций отличается от операции сложения только управляющими кодами на входах 30 и 31 сигнала на входе 29 и направлением передачи информационных сигналов "А" и переноса "С" многофункционального запо(А + В) О+С 0011 А(С + В)С(А+ Б) + АВ АВ ЯС АВ 0100 0,1 01 В 9 С В АЮВЮС.1111 А АО С 16 минающего элемента в зависимости отуправляющих кодов на входах 27 и 28.Таким образом, предложенный многофункциональный запоминающий эле-,мент для;логической матрицы позволяет выполнять операции записи,считывания, сдвига информации, логические и арифметические операции,перечисленные в таблице, между строками двух записанных в матрицу массивов данных,В матрице, построенной на основепредложенного многофункциональногозапоминающего элемента, операндыслагаемых расположены каждый в своей строке, и результат операции записывается на место одного иэ операндов, вследствие чего дополнительныхразрядов не требуется, что уменьшаетобъем матрицы по сравнению с известным устройством в три раза, Отсутствие дополнительных разрядов встроке увеличивает быстродействиевыполнения арифметических операций, 5 так как в три раза уменьшается время прохождения по строке. сигнала переноса. Кроме того, не требуется перекомпановка массива для выполненияразличных операций за счет воэмож ности выполнения этих операций между различиыми строками, что .такжеувеличивает быстродействие выполнения операций. 15 Технико-экономическое преимущество предложенного многофункционального запоминающего элемента заключает. ся в более высоком. быстродействии ;при выполнении арифметических опе раций по сравнению с известным.5 Пощ ШШ Патент г., Узгород И 1104584 аз 1135 Ти Щ Ф сЧ фЦ Проектная