Устройство для решения интегральных уравнений фредгольма

СООЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 4 1 64 ГОСУДАРСПО ДЕЛ РЕТЕНИ ИСАНИ ВТОР 5872/1806,8208,84,)Ф. Методы решениянений на аналоговых льяых ашина 111 свиде 06 Р)ционными входами ко невязок и первыми в атора знаковми соответсттвенный комитет сссРм изОБретений и Открытий(21) 345 (22) 21. (46) 15, (72) В.П и В,Г,Тр (71) Орд ТИКИ ИМ е (53) 681 (56) 1, интеграл Вычислит с. 161,2. Ав В 687452 (прототи(54)(57) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ИНТЕГРАЛЬНЪХ РЕШЕНИЙ ФРЕДГОЛЬМА, содержащее я генераторов Аункций, и блоковсдвига, и сумматоров невязок, коммутатор знаков невязок и блок управления, причем первый выход блока управления соединен с управляющим входомкоммутатора знаков невязок и с входами генераторов Аункций, выходыкоторых соединены с инАормационнымивходами соответствующих блоков сдвига, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия, в него введены и групп элементовИЛИ, и кодирующих элементов с приоритетом, и регистров старших разрядовневязок, п дешиАраторов,. и сумматоров искомой Аункции, и триггеров, иэлементов И, и элементов НЕ, и сумматоров адреса, и элементов ИЛИ, блоксравнения, сумматор нормы невязок,коммутатор старших разрядов, причемвыходы каждого из и блоков сдвигасоединены с первыми входами элементов ИЛИ соответствующей группы, выходы которых соединены с первыми информационными входами соответствую щих сумматоров невязок, информацион", ные выходы которых соединены с инАормационными входами сумматора нормы невязок и соответствующих кодирующих элементов с приоритетом, выходы которых соединены с входами соответствующих регистров старших разрядов невязок, выходы которых соединены с группой инАормационных входов коммутатора старших разрядов невязок и информационными входами соответствующих дешиАраторов, выходы которых соединены с вторыми входами элементов ИЛИ соответствующей группы эле-ментов ИЛИ и инАормационными входамй соответствующих сумматоров искомой функции, выходы знаков сумматоров ,невяэок соединены с инАормационными входами соответствующих триггеров, выходы которых соединены с информавующих элементов И, выходы которыхсоединены с первыми входами соответствующих элементов ИЛИ и входами знаковсоответствующих сумматоров искомойфункции, вход задания численного параметра устройства соединен с первыми входами каждого из и сумматоровадреса, вторые входы которых соедине"ны с выходом коммутатора старших разрядов невязок, а выходы сумматоровадреса соединены с управляющими входами соответствующих блоков сдвига,выход коммутатора знаков невяэоксоединен с вторыми входами элементовИЛИ, выходы которых соединены черезсоответствующие элементы НЕ с вторыми инАормационными входами сумматоров1108444 невязок, выход сумматора нормы невя"зок соединен с первым входом блокасравнения, второй вход которого соединен с входом задания точности устройства, выходы сумматоров искомойфункции соединены с выходами устройства, причем блок управления содержитдва триггера, элемент ИЛИ, счетчик,узел сравнения, два элемента И, дваэлемента задержки, причем выход элемента ИЛИ блока управления соединенс первым входом первого элемента Иблока управления, второй вход которого соединен с выходом первого триггера блока управления, вход установки в ноль которого соединен с выходомблока сравнения, выход первого элемента И блока управления соединен,через первый элемент задержки с входа установки в единицу второго триггера блока управления, выход которогосоединен с входом второго элемента Иблока управления, второй вход котороИзобретение относится к вычислительной технике и предназначено для решения интегральных уравнений Фредгольма второго рода.Известно устройство для решения 5 интегральных уравнений Фредгольма, содержащее блоки переменных коэффициентов, интеграторы, емкостное запоминающее устройство, переключатель, шаговый искатель. Устройство реализует метод простой итерации решения интегральных уравнений при дискретной форме аппроксимации ядраЦ.1Недостатком известного устройства является низкая точность, поскольку использование аналоговых блоков не позволяет получить необходимую точность решения интегральных уравнений. При реализации алгоритма с использо 20 ванием цифровых блоков интегрирования, умножения и суммирования устройство характеризуется большим объемом аппаратурных затрат, обусловленным наличием сложных блоков интегрирования, умножения и блока памяти, при этом класс решаемых задач ограничен, так как простые итерации сходятся к го соединен с входом тактовых импуль- .сов устройства, выход второго элемента И блока управления соединен с уп".равляющими входами коммутатора знаковневязок и со счетным входом счетчикаблока управления, выход которого сое"динен с первым входом узла сравненияблока управления, второй вход которого соединен с входом задания порядка устройства, выход первого элемента И блока управления соединен с управляющими входами кодирующих элементов с приоритетом и триггеров, входустановки в единицу первого триггерасоединен с входом начальной установки устройства, выход узла сравнениясоединен с управляющими входами дешифраторов, входом установки в нольвторого триггера блока управления ичерез второй элемент задержки соединен с первым входом элемента ИЛИ блока управления, второй вход которогосоединен с входом запуска устройства,решению интегрального уравнения Фредгольма второго рода только в том случае, если параметр Ь удовлетворяетнеобходимому условию. Наиболее близким к предлагаемому является устройство для решения интегральных уравнений Фредгольма, содержащее и генераторов функций, о блоков сдвига, е сумматоров невязок, ь узлов выделения знака, и реверсивных счетчиков, коммутатор знаков невязок и блок управления, причем первый выход блока управления соединен с входами генераторов функций, выходы которых соединены с информационными входами блоков сдвига, выходы которых соединены с первыми входами сумматоров невязок, вторые входы которых соединены с выходом коммутатора знаков невязок, выходы сумматоров невязок соединены с первыми входами соответствующих узлов выделения знака, вторые входы которых соединены с вторым выходом блока управления, выходы каждого узла выделения знака соединены с входом соответствующего реверсивного счетчика, с информационными входами коммутатора знака невязок и с третьим входом соответствующего сумматора невязки, вход задания численного параметра устройства соединен с управляющими входами блоковсдвига, третий выход блока управления соединен с управляющим входом коммутатора знаков невязок. В устройстве реализуется модифицированный метод последовательных приближений решения интегральных уравнений, в котором неизвестная функция на К + 1 итерации ищется в и дискретных точках Г 27Недостатком известного устройства является низкое быстродействие, так 10 15 как число итераций, которые необходи" мо выполнить, чтобы получить решение интегрального уравнения, пропорциотигать большой величины, что ведет крезкому увеличению времени сдвига,где- основание системы счисления,р - разрядность представления чисел. Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается тем,что в устройство дополнительно введенигрупп элементов ИЛИ, и коди 30 рующих элементов с приоритетом, и регистров старших разрядов невязок, и дешифраторов, Ь сумматоров искомой функции, и триггеров, п элементов И, и элементов НЕ, и сумматоров адреса,35 ь элементов ИЛИ, блок сравнения, сумматор нормы невязок, коммутатор старших разрядов, причем выходы каждого из и блоков сдвига соединены с первымн входами элементов ИЛИ соответствующей группы, выходы которых соединены с первыми информационными входами соответствующих сумматоров невязок, информационные выходы которых соединены с информационными входами сумматора нормы невязок и соответствующих кодирующих элементов с приоритетом, выходы которых соединены с входами соответствующих регистров старших разрядов невязок, выходы которых соединены с группой информационных входов коммутатора старших разрядок невязок и информационными входами соответствующих дешифраторов,выходы которых соединены с вторымивходами элементов ИЛИ соответствующей группы элементов ИЛИ и информационными входами соответствующих сумматоров искомой функции, выходы знанально р. При р ) 10 оно может дос ков сумматоров невязок соединены с информационными входами соответствующих триггеров; выходы которых соединены с информационными входами коммутатора знаков невязок и первыми вхо" дами соответствующих элементов И, выходы которых соединены с первыми входами соответствующих элементов ИЛИи входами знаков соответствующих сумматоров искомой функции, вход задания численного параметра устройства соединен с первыми входами каждого из 1 ф сумматоров адреса, вторые входы которых соединены с выходом коммутатора старших разрядов невязок, а выходы сумматоров адреса соединены с управляющими входами соответствующих блоков сдвига, выход коммутатора знаков невязок соединен с вторыми вхо" дами элементов ИЛИ, выходы которых соединены через соответствующие элементы НЕ с вторыми информационными входами сумматоров невязок, выход сумматора нормы невязок соединен с первым входом блока сравнения, второй вход которого соединен с входом задания точности устройства, выходы сумматоров искомой функции соединены с выходами устройства, причем блок управления содержит два триггера, элемент ИЛИ, счетчик, узел сравне"ния, два элемента И, два элемента задержки, причем выход элемента ИЛИ блока управления соединен с первым входом первого элемента И блока управления, второй вход которого соединен с выходом первого триггера блока управления, вход установки в ноль которого соединен с выходом блока сравнения, выход первого элемента И блока управления соединен через первый элемент задержки с входом установки в единицу второго триггера блока управления, выход которого соединен с входом второго элемента И блока управления, второй вход которого соединен с входом тактовых импульсов устройства, выход второго элемента И блока управления соединен с управляющими входами коммутатора знаков невязок и со счетным входом счетчика блока управления, выход которого соединен с первым входом узла сравнения блока управления, второй вход которого соединен с входом задания порядка устройства, выход первого элемента И блока управления соединен с управляющими входами кодирующих элементов с приоритетом итриггеров, вход установки в единицупервого триггера соединен с входомначальной установки устройства, выход узла сравнения соединен с управляющими входами дешифраторов, входом 5установки в ноль второго триггераблока управления и через второй элемент задержки соединен с первым входом элемента ИЛИ блока управления,второй вход которого соединен свходом запуска устройства.Все элементы устройства 4, кромеблока сравнения, сумматора нормыневяэок,коммутаторов знаков невязоки старших разрядов и блока управле,ния, объединены в и идентичных строк,где,п - число точек, в которых определяется искомая Функция у(х).На фиг. 1 приведена блок-схемапредлагаемого устройства, на фиг.2 20схема блока управления.Предлагаемое устройство содержити генераторов 1 функций, и блоков 2сдвига, п групп элементов ИЛИ 3, йсумматоров 4 невязок, т кодирующихэлементов 5 с приоритетом,регистров 6 старших разрядов невязок, идешифраторов 7, и сумматоров 8 искомой Функции, и триггеров 9, элементовИ 10, и элементов НЕ 11, о сумматоров 3012 адреса, и элементов ИЛИ 13, блок14 сравнения, сумматор 15 нормы невязок, коммутатор 16 знаков невязок,коммутатор 17 старших разрядов, блок18 управления, вход 19 задания численного параметра устройства, вход 20задания точности устройства, вход 21тактовых импульсов устройства, вход22 задания порядка устройства, вход23 начальной установки устройства, щвход 24 запуска устройства, и выходов25 устройства.Блок 18 управления содержит первый 26 и второй 27 триггеры, элементИЛИ 28, счетчик 29, узел 30 сравнения, первый 31 и второй 32 элементыИ, первый 33 и второй 34 элементы задержки.1В устройстве первый выход блока18 управления соединен с управляющимвходом коммутатора 16 знаков невязоки с входами генераторов 1 функций,выходы которых соединены с информационными входами соответствующих бло 55ков 2 сдвига, выходы каждого изблоков 2 сдвига соединены с первымивходами элементов ИЛИ 3 соответствующей группы, выходы которых соединены с первыми информационными входами соответствующих сумматоров 4 невязок, информационные выходы которых соединены с информационными входами сумматора 15 нормы невязок и соответствующих кодирующих элементов 5 с приори" тетом, выходы которых соединены с входами соответствующих регистров 6 старших разрядов невязок, выходы которых соединены с группой информационных входов коммутатора 17 старших разрядов невязок и информационными входами соответствующих дешифраторов 7, выходы которых соединены с вторыми входами элементов ИЛИ соответствующей группы элементов ИЛИ 3 и инФормационными входами соответствующих сумматоров 8 искомой функции, выходы знаков сумматоров 4 невязок соединены с информационными входами соответствующих триггеров 9, выходы которых соединены с информационными входами коммутатора 16 знаков невязок и первыми входами соответствующих элементов И 10, выходы которых соединены с первыми входами соответствующих элементов ИЛИ 13 и входами знаков соответствующих сумматоров 8 искомой Функции, Вход 19 задания численного параметра устройства соединен с первыми входами каждого из и сумматоров 12, вторые входы которых соединены с выходом коммутатора 17 старших разрядов невязок, а выходы сумматоров 12 адреса соединены с управляющими входами соответствующих блоков 2 сдвига, выход коммутатора 16 знаков невязок соединен с вторыми входами элементов ИЛИ 13, выходы которых соединены через соответствующие элементы НЕ 11 с вторыми информационными входами сумматоров 4 невязок. Выход сумматора 15 нормы невязок соединен с первым входом блока 14 сравнения, второй вход которого соединен с входом 20 задания точности устройстваВыходы сумматоров 8 искомой Функции соединены с выходами 25 устройства, Выход элемента ИЛИ 28 блока 18 управления соединен с первым входом первого элемента И 31 блока 18 управления, второй вход которого соединен с выходом первого триггера 26 блока 18 управления, вход установки в ноль которого соединен с выходом блока 14 сравнения, выход первого элемента И 31 блока 18 управления соединен через первый элемент 33 задержки с входом устанонки в единицу второго триггера 27 блока 18 управления, выход которого соединен с входом второго элемента И 32 блока 18 управления, второй вход которого соединен с входом 21 тактовых импульсов устройства. Выход второго элемента И 32 блока 18 управления соединен с управляющими входами коммутатора 16 знаков невязок и со счетным входом счетчика 29 блока 18 управления, выход которого соединен с первым входом узла 30 сравнения блока 18 управления, второй вход которого соединен с входом 22 задания порядка устройства. Выход первого элемента И 31 блока 18 управления соединен с управляющими входами кодирунмцих элементов 5 с приоритетом и триггеров 9, вход установки в единицу первого триггера 26 соединен с входом 23 начальной установки устройства, выход узла 30 сравнения соединен с управляющими входами дешифраторов 7, входом установки в ноль второго триггера 27 блошка 18 управления и через второй элемент 34 задержки соединен с первым входом элемента, ИЛИ 28 блока 18 управления, второй вход которого соединен с входом 24 запуска устройства. 30В предлагаемом устройстве реализуется модифицированный метод последовательных приближений, приращение функции вычисляется по формулеепОееео /я ги,яМ,(к,.):е 1 ее рд, 1=,ггде- основание системы счисленияф 40принятой в устройства;номер итерации;Я (х); - значение невязки на к -й итерации,и 45 1 с 1) ге Я )П Л. % (Х 5 ) х Х х ге Д (5. где К(х;5 ) - ядро интегрального уравнениял - численный параметр;Ь " шаг интегрирования.Приращение искомой функции на каждой итерации в 1-й точке равно по величине старшему разряду (обозна 55 чим его адрес через 3) невяэки, полученной на предыдущей итерации в той же точке, а знак приращения определяется знаком невязки. Итерационный процесс заканчивается, если выполняется условиел.Е Е(е 1)ее,где г - заданная точность решения интегрального уравнения.Предлагаемое устройство работаетследующим образом.Перед началом работы начальноеприближение функции з (х )0 эаноосится в сумматоры 8 искомой функции,а соответствующее ему значение невязок Яо(х;) = Е(х,) (Е(х 1) - праваячасть интегрального уравнения " всумматоры 4 невяэок. На вход 19 задания численного параметра устройстваподает значение т, определяемое иэсоотношения 3 Ь =, на вход 20задания точности устройства - значение заданной точности , на вход 21тактовых импульсов устройства поступают тактовые импульсы, на вход 22задания порядка устройства подаетсязначение порядка и .Затем на вход 23 начальной установки устройства подается сигнал"Начальная установка", а на вход 24запуска устройства - сигнал "Запуск"после чего начинается работа устройства.При выполнении очередной 1-й ите" рации по сигналу блока 18 управления кодирующие элементы 5 с приоритетом выделяют адреса старших разрядов Й1 соответствующих невязок, вычисленных на 1 - 1 итерации, которые заносятся для хранения в регистры 6 старших разрядов невязок, а с них поступают на группу входов коммутатора 17 стар" .ших разрядов. Триггеры 9 выделяют знаки тех же невязок, которые поступают на группу входов коммутатора 16 знаков невязок и на информационные входы элементов И 10, Затем блок 18 управления выдает последовательно ь сигналов на входы генераторов 1 функций и управляющие входы коммутаторов знаков невязок 16 и старших разрядов 17. При этом адреса старших разрядоввсех невязок последовательно поступают на вторые входы сумматоров 12 адреса, где происходит сложение ,Ф+ 1;. Полученная сумма подается на управляющие входы блоков 2 сдвига. Генераторы 1 функций выдают последовательно по словам, параллельно по10 9 1108444разрядам значения ядер Х(х; 5 ), ко-торые через блоки 2 сдвига, где происходит сдвиг 1 с(х 9 ) на е+ 3 раз-рядов вправо, и группу элементовИЛИ 3 поступают на первые информационные входы сумматоров 4 невязок,где они складываются или вычитаютсяв зависимости от знака невязокЯ 1 е 1(х), которые последовательнопоступают с выхода коммутатора 16 зна ков невязок через элементы ИЛИ 13 иэлементы НЕ (знак меняется на противоположный) на вторые инфоРмационные входы сумматоров 4 невязок. Таким образом, в сумматорах 4 невязок 15ввычисляются величины 3 Ъ . 5 1) (1ВМ 15 1которые складываются с ве 120 личинами невязок Я 1, 1(х.), хранящимися в тех же сумматорах, После этого блок 18 управления выдает сигнал на дешифраторы 7, элементы И 10 и сумматор 15 нормы невязок. С выхода2.5 дешифраторов 7 величины старших разрядов невязок1, (х,) поступают в сумматоры 8 искомой Функции, туда же поступают знаки невязок, т.е. в сумматоры 8 подается приращение Функции ду (х ). В сумматорах 8 прираще- ЗоВ 3ния функций складываются со значениями функции у 1, (х.), полученными за предыдущую итерацйю, Величины приращений функции с выхода дешифраторов 7 поступают также через группу эле ментов ИЛИ 3 на сумматоры 4 невязок, знаки этих приращений с выхода элементов И 10 тоже поступают на сумматоры 4 невязок через элементы ИЛИ 13и НЕ 11. Этим достигается получение 1 Она выходах сумматоров 4 невязок значений невЯзок Е 1,(х,)р котоРые постУ- пают на сумматор 15 нормы невязки, где происходит вычисление велйчиныи 45 Евин (Е (Ч ),Эта . величииа срав 1:нивается в блоке 14 сравнения с величиной г, которая характеризуетточность решения интегрального уравнения. Если Е 1, 4 , то процесс счетазаканчивается. С выхода схемы блока14 сравнения сигнал поступает вблок 18 управления, который останавливает работу устройства. При Ее,г 55сигнал с выхода блока 14 сравненияне поступает и выполняется аналогич"но,следующая итерация. После выполнения М-й итерации в сумматорах 8 искомой функции содержатся значенияфункции у 1,(х;), которые подаются навыходы 25 устройства, а в сумматорах4 невязок - значения соответствующихневязок Е 1,е(х 1 е) . В блоке 18 управления сигнал "Начальная установка" устанавливает первыйтриггер 26 в состояние, открывающее первый элемент И 3 1. Сигнал "Запуск"(начало первой итерации) через элемент ИЛИ 28 и первый элемент И 31поступает на управляющие входы кодирующих элементов 5 с приоритетом итриггеров 9. Через первый элемент 33задержки задержанный сиГнал поступает на второй триггер 27, который от-крывает второй элемент И 32. Приэтом тактовые импульсы с входа 21устройства поступают на входы генераторов 1 Функций и управляющие входыкоммутаторов знаков невязок 16 истарших разрядов 17 до тех пор, покаузел 30 сравнения, который сравнивает величину порядка Ь, поступающуюс входа 22 задания порядка устройства,с количеством поступивших на счетчик29 импульсов, не выдает сигнал натриггер 27, который закрывает второйэлемент И 32, прекращая подачу импульсов. Сигнал с узла 30 сравненияпоступает на управляющие входы дешифраторов 7, элементов И 10, сумматора 15 нормы невязок и через второйэлемент 34 задержки - на элементИЛИ 28, начиная следующую итерациюи т.д. После достижения заданной точ"ности решения интегрального уравнения блок 14 сравнения выдает сигнал.на первый триггер 26, который запирает первый элемент И 31, останавливая работу блока управления и всегоустройства,При решении интегральных уравнений Фредгольма второго рода методом простой итерации на универсальной ЭВИ для выполнения одной итерации требуется выполнить 1 операций умножения, 26 операций сложенйя и п операций пересылки. Подразумевается, что известные Функции - ядро и правая часть интегрального уравнения - вычислены заранее и занесены в запоминающее устройство. Время выполнения операций на ЭВИ БЭСМследующее: умножения - 2 мкс сложения - 1,4 мкс; пересылки - О,65 мкс.Если для решения интегральногоуравнения необходимо выполнить Йитераций, то время Т решения его наЭВИ БЭСМсоставитТ. Й(2 п + 2 Р 1,4 + 0,656)М(2 Ь + 3,45 п) мкс. При решении того же уравнения на предлагаемом устройстве время выполнения одной итерации примерно равно времени работы одной иэ и строк, Для выполнения одной итерации в устройстве требуется выполнить одну операцию выделения адреса старшего разряда невязки и ее знака соответственно в кодируюшем элемента 5 с приоритетом и триггере 9, и + 1 операций сложения в сумматоре 4, одну операцию сложения в сумматоре 8 и операций сложения в сумматоре 15 вычисления нормы невязки (здесь также полагаем, что значения ядра и правой части интегрального уравнения были вычислены заранее). Время выпол0844412 нения операции сложения в устройстве 1 мкс. Время выполнения операции выделения адреса можно принять раввным 1 мкс. Учитывая, что число ите раций, необходимое для решения интегрального уравнения на предлагае" Мом устройстве, равно (1 - 3) й , время Т, этого решения составляет Т (1 - 3) Й (2 о + 3) мксПоделив Т 1 на Т 2, определим число У, показывающее, во сколько раз быст" рее решаются интегральные уравнения на предлагаемом устройстве по сравнению с временем решения их на универ сальной ЭВМ БЭСМ20Из полученного выражения видно, что при и 100 2 100 + 3 4510033 - 100 (1 - 3) (2 100 + 3)108444 оставитель А,Чекановехред И. Надь Корректо лак дактор Л.Апексеенк каз 5866/35ВН 1303 ППП "Патент", г. Ужгород, ул. Проектная,Тираж 69 Государственног елам изобретени осква, Ж, Ра Подписноекомитета СССРи открытийакая наб., д. 4/5