Оперативное запоминающее устройство

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскикСоциалистическихРеспублик ни 978192 К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 24. Об. 81 (21) 3305032/18-24с присоединением заявки Нов(23) Приоритет -Р 1 М Кз С 11 С 11/00 Госупарствеиный комитет СССР но делам изобретений и открытий(088,8) Опубликовано 301182, Бюллетень Мо 44 Дата опубликования описания 30.11,82(54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Недостатком этого устройства является то, что оно не обеспечивает одновременного обслуживания хотя бы двух устройств-потребителей.Наиболее близким техническим решением к предлагаемому является оперативное запоминающее устройство, содержащее накопитель, формирователи адресных токов, усилители считывания, формирователи информационных сигналов, распределитель сигналов выходных каналов, группы элементов ИЛИ, два входных и два выходных канала, причем выходы элементов ИЛИ первой и второй Изобретение относится к запоминающим устройствам и предназначено для использования в многопроцессорных и многомашинных вычислительных системах в качестве общей оперативной памяти.Известно оперативное запоминающее устройство, содержащее накопитель, формирователи записи и считывания, адресные и управляющие элементы, в котором ресурсы общей памяти используются несколькими устройствами-потребителями (процессорами), функционирующими независимо друг от друга, генерируя обращение к памяти с целью записи и считывания информации (1). групп через соответствующие .Формирователи адресных токов подключены ккоординатным шинам накопителя, выходыраспределителя сигналов выходных ка налов через формирователи информационных сигналов подключены к информационным шинам накопителя, шины считывания которого связаны с входамиусилителей воспроизведения, первый 10 входной канал содержит два регистраадреса, два дешифратора адреса и распределитель сигналов, причем выходырегистров адреса подключены соответственно к входам дешифраторов адресаи входам распределителя сигналов,выходы дешифраторов адреса подключены к входам соответствующих элементовИЛИ, второй входной канал включаетв себя два регистра адреса, два дер 0 шифратора адреса, распределитель сигналов и три группы элементов И, причемвыходы регистров адреса через элементы И первой и второй групп подключены к входам соответствующих дешифраторов адреса и непосредственно - квходам распределителя сигналов, соответствующие выходы дешифраторов адреса входных каналов подключены квходам элементов ИЛИ, каждый выходной канал состоит из регистра слова,коммутатора и распределителя сигналов, 978192причем выходы коммутатора через регистр слоЕза связаны с выходными шинами устройства и первыми входамираспределителя сигназЕОВ, в каждом выходном канале выход распределителясигналов подключен к соответствующимвходам распределителя сигналов выходных каналов, первые входы коьщутаторакаждого выходного канала подключенык БыхОцам усилитзлей считывания Вторык тзходы коммутатора и распределителя сигналов первого вь 1 ходного каналасвязаны с выходами распределителясигналов пертзого входного канала,вторые входы коммутатора и распредлителя сигналов второго выхоцного кана ла СБ 51 за еЕы с Выходами элементОВ Итретьей группы второго входного ка 51 аз 1 а Е 2)Недостаток известного устройствасостоит 5 з том что оно не позволяет 2 Оп.оизвОЕть 1 с у .ЕистЕУ устройств-потребителе й одновремеезно обрабатыватьсчитывать и записывать ) прои звольное число слов, что ограничивает об 11 асть грименения устройства, 251 ел 1. Изобретения - расше рение области приме 1 ения устройстВа за счетобеспеения Возможности использованияе 1 о 11 качестве Общей 1 ОператиВе 1 ОЙ памяти Б многопроцессорных вычислительнезх системах (с числом процессоров15 ОЕЕЬЕЕЕ ДЕЗУХ),Поставленная цель достигается тем, что в оперативное запоминающее устройство содержащее накопитель, фор- З 5 мирователи адресных токов, усилители считывания, формирователи информационных сигналов, группы элементов ИЛИ, первый и второй входные каналы, первый и второй выходные каналы, распре делитель сигналов выхоцных каналов, причем выходы элементов ИЛИ групп подключены к входам соответствующих формирователей адресных токов, выходы которых подключены к адресным вхо дам накопителя, выходы расределителя сигналов выходных каналов соединены с входами формирователей информационных сигналов, выходы которых подключены к инфОрмационным входам накопителя, выходы которого соединены с входами усилителей считывания, первый входной канал содержит первый и второй регистры адреса, первый и второй дешифраторы адреса и первый распределитель, сигналов канала, причем выходы перво-, го и второго регистров адреса подключены соответственно к входам первого и второго дешифраторов адреса и к входам первого распределителя сигналов канала, второй входной канал со О держит третий и четвертый регистры адреса, третий и четвертый дешифраторы адреса, второй распределитель сигналов канала, и три группы элементов И, причем выходь третьего и четвертого регистров адреса соединены с первыми входами элементов И первой и второй групп, выходы которых поцключены к входам соответствующих дешифраторов адреса, и с входами второгораспределителя сигналов канала, выходкоторого соединен с первыми входами элементов И третьей группы, выходы дешифраторов адреса первого и второго входных каналов подключены к одним из входов элементов ИЛИ группы, каждый из выходных каналов содержит регистр слова, коммутатор и третий расределитель сигналов канала, причем выходы коммутатора подключены квходам регистра слова, выходы которого соединены с одними из входов третьего распределителя сигналов канала, выход которого соединен с одними извходов распределителя сигналов выходных каналов одни из входов коммутаторов и другие входы распределителей сигналов канала подключены к Выходамусилителей считывания, другие входыкоммутаторов выходных каналов соединены с выходами первого распределителя сигналов канала и с выходами злементов И третьей группы второго входнОго канала соответственно, в него введены дополнительные выходные каналы, дополнительные входные каналы, аналогичные второму входному каналу, и логический блок, причем выход первого распределителя сигналов канала подключен к одним из входов логического блока, вторьзе входы элементов И групп и выходы распределителей сигналов дополнительных входных каналов подключены соответственно к одним из выходов и к другим входам логического блока, другой выход которого является одним из управляющих выходов устройства, выходы дополнительных входных каналов подключены к другимвходам элементов ИЛИ групп и к одним из Входов дополнительных выходных каналов, другие Входы которых соединеныс выходами усилителей считывания,одни из выходов - с другими входамираспределителя сигналов выходных каналов, а другие выходы являются одними из выходов устройства,Кроме того, логический блок содержит элементы И, схемы сравнения иэлемент ИЛИ, причем инверсные выходысхем сравнения подключены к входам элементов И и одному из выходов блока, прямые выходы одних из схем сравнения соединены с входами элемента ИЛИ, входы схем сравнения являются. входами блока, другими выходами которого являются выходы элементов И иэлемента ИЛИ.На фиг. 1 изображена структурнаясхема оперативного запоминающегоустройства; на фиг. 2 - функциональная схема логического блока, выполненного, например, для четырехканального оперативного запоминающего устройства.Оперативное запоминающее устройство (фиг, 1) содержит накопитель 1,формирователи 2 и 22 адресных токов,усилители 3 считывания, формирователи 4 информационных сигналов, группы51 и 5 элементов ИЛИ, первьй 61 ивторой бвходные каналы, (к) дополнительных входных каналов, где кчисло обслуживаемых каналсв, первый71 и второй 7 выходные каналы, (к)дополнительных выходных каналов (нафиг, 1 показаны последние входной би выходной 7 к дополнительные каналы),распределитель 8 сигналов выходныхканалов и логический блок 9. Первыйвходной канал б содержит первый 101и второй 101 регистры адреса, первый11 и второй 112 дешифраторы адресаи первый распределитель 12 сигналовканала, Второй входной канал 62 содержит третий 10 З и второй 104 регистры адреса, третий 113 и второй 114дешифраторы адреса, второй распределитель 122 сигналов канала и тригруппы элементов И 131-13 З. Дополнительные входные каналы 63-6 к имеютструктуру, аналогичную структуревторогс входного канала 62. Каждь 1 й выходной канал (например 7) содержиткоммутатор 14 регистр 154 слова итретий распределитель 16 сигналовканала, Каналы 7 -7 к имеют выходы17 -17. Блок 9 имеет входы 181-18 ки 191 -19 ки выход 20, Каналы 7 -7 кимект входы 214 -21 к, каналы 61-б221-22 к и 231-23 к.Логический блок 9 содержит элементы И 24,схемы 25 , 251, 2544,25 З, 2524 и 25 34 сравнения. Индексыв обозначении схем сравнения указывают на сочетание номеров их входов.Например, схема 253 сравнения имеетсочетание на входе из второго и третьего входов 18 и 18 З, Поэтому схема25 сравнения одним своим входомподключена к входу 18, а вторым - квходу 18 з блока 9. (В общем случаеблок 9 содержит двухвходовые схемысравнения, число которых определяется числом сочетаний из к по два).Блок 9 содержит также элемент ИЛИ 26.Устройство работает следующим образом,На входы 224-22 к и 23 -23 каналовподаются адреса слов, подлежащих произвольной или одновременнсй обработке (считываник и/или записи), максимальное число которых при одновременной обработке равно к-числу входныхили выходных каналов устройства. Будем условно считать, что входы 22 -22 к соответствуют координате Х, а входь 1 23-23 - координате У устройства.Кроме того, будем иметь в виду следующие три свойства распределителей121-12: во-первых, при совпадении кодов адресов, поступающих на входы221 -22 и 231-23 каналов, совпадаюткоды на выходах соответствующих распределителей 12 -12, но-вторых, прикодах, не совпадающих на этих входахканалон, но характеризующихся перестановкой первой и второй полонин кодов(например, для кодов 0110 1110 и 11100110, где первые полонины кодов соответствуют координате Х, а вторые 10 координате у), совпадают коды на ныходах соответствующих распределителей121-12 к; н-третьих, в остальных случаях не сонпадают коды на выходахраспределителей 12 -12. С учетом вы шеизложенного рассмотрим работу устройства при несовпадении кодов адресов каналов и несовпадении кодовна выходах распределителей 12-12;при совпадении кодов адресов всех ка О налов или при несовпадении кодов адресов совпадение кодов на выходахраспределителей 12-12 к. При этомсовпадение кодов может быть полным(когда совпадают коды но всех каналах) 25 и частичным (когда совпадают коды внескольких каналах) .При несовпадении кодов на выходахраспределителей 12-12 и, следовательно, при несовпадении кодов адре- ЗО сов, поступающих на входные каналы61-бк устройства (первый случай),входные 61-бк и выходные 71-7 каналыустройотва полностью независимы и позноляют обеспечить одновременно считывание и/или запись до к слов.Поскольку указанные кодь 1 не совпадают, то на инверсных выходах всехсхем 25 сравнения (фиг. 2) будут ны"окне уровни, которые, пройдя элементыИ 24, поступят на вторые входы эле О ментов И 131-133 в качестве разреша;ющих уровней.Рассмотрим прохожденйе сигналовчерез первые входные и выходные каналы и вторые входные и выходные ка налы устройства, поскольку прохождение сигналов через нсе дополнительные входные и выходные каналы аналогично прохождению сигналов через вторые каналы.При поступлении кода адреса на 50входы 221 и 231 первого входного канала б с выхода регистров 10 и 102коды адреса поступают на входы дешифраторон 11 и 112, а таже на входыраспределителя 12 . С выходов дешифраторов 11 1 и 111 через элементыИЛИ 5 и 52 поступают сигналы навходы формйронателей 2 и 21, В результате на соответствующих входах ф накопителя 1 выбраны запоминающиеэлементы, и на входы усилителей 3поступает первое считанное слово.Распределитель 121 в соответствиис содержимым регистров 10 и 102 под ключает усилители 3 через коммутатор141 к регистру 15,. Таким образом,счйтанное первое слово из накопителя1 поступает на информационный выходустройства,Во втором входном канале 61 адресвторого слова, поступающего на входы 22 2 и 232, через регистры 10 З и104 передается на входы элементовИ 13, и 13 , а также на входы. распределителя 12. Поскольку при несовпадении кодов адресов и кодов на выходах распределителей 12 1-1 к и навторых входах всех злемейтов И 13присутствуют разрешающие уровни, тоадрес второго слова с выходов регистра 103 и 104 пройдет через открытые 15элементы И 13 и 131 через дешифраторы 113 и 114 на входы элементовИЛИ 5 1 и 52. С выходов этих элементов сигналы подаются на входы формирователей 2и 21. При возбуждении 20этих формирователей из накопителя 1считывается второе слово, котороечерез усилители 3 поступает на входыкоммутаторов 14. Одновременно с этимвыходные сигналы распределителя 122,пройдя элементы И 133, подключаютусилители 3 через коммутатор 142 крегистру 152(на фиг. 1 не показан)второго выходного канала 7.Таким образом, второе слово, считанное из накопителя 1, поступает навьход устройства. Аналогично работают и дополнительные каналы устройства,При полном совпадении кодов адреса, поступающего на входы 22-22 З 5и 231-23, и(или) при полном совпадении кодов на выходах распределителей 121-12 первый входной б и первый выходной 7( каналы работают, каки прежде. При этом все остальные каналы устройства заблокированы.При частичном совпадении кодов адреса и(или) кодов на выходах некоторых распределителей 121-12, например,в,каналах б 4, б и б к, все остальные 45каналы устройства работают независимо друг от друга, а с выходов распределителей 12 каналов, в которых произошло совпадение кодов адреса, совпадающие коды поступают на соответствующие входы блока 9 (в данном примере на входы 18, 18 и 18). Поэтому на прямых выходах соответствующихсхем 25 сравнения (на схемах 25,254 и 254 появляются высокие уровни,55которые, пройдя элемент ИЛИ 2 б, поступают на выход 20 блока 9, сигнализируя о произошедшем совпадении кодов.Все каналы, за исключением заблокиРованных, будут работать независимодруг от друга.Технико-экономическим преимуществом предлагаемого устройства является то, что оно позволяет обрабатывать информацию параллельно (одновременно) по к каналам, в то время как 65прототип способен обрабатывать информацию по к каналам только последовательно. Применение предлагаемогоустройства в многопроцессорных вычислительных системах в качестве общей оперативной памяти позволяет на несколько порядков снизить вероятность возникновения конфликтных обращений к общей памяти, вести обработку информации параллельно по к каналам и за счет этого существенно повысить производительность многопроцессорных вычислительных систем. Формула изобретения1. Оперативное запоминающее устройство, содержащее накопитель формирователи адресных токов, усилители считывания, формирователи информационных сигналов, группу элементов ИЛИ, первый и второй входные каналы, первый и второй выходные каналы, распределитель сигналов выходных каналов, причем выходы элементов ИЛИ групп подключены к входам соответствующих формирователей адресных токов выходы которых подключены к адресным входам накопителя, выходы распределителя сигналов выходных каналов соединены с входами формирователей информационных сигналов, выходы которых подключены к информационным входам накопителя,выходыкоторого соединены с входами усилителей считывания, первый входной каналсодержит первый и второй регистрыадреса, первый и второй дешифраторыадреса и первый распределитель сигналов канала, причем выходы первого и второго регистров адреса подключенысоответственно к входам первого и второго дешифраторов адреса и к входам первого распределителя сигналов канала, второй входной канал содержит третий и четвертый регистры адреса, третий и четвертый дешифраторы адреса, второй распределитель сигналов канала, и три группы элементов И, причем выходы третьего и четвертого регистров адреса соединены с первыми входами элементов И первой и второй групп, выходы которых подключены к входам соответствующих дешифраторов адреса,и с входами второго распределителя сигналов канала, выход которого соединен с первыми входами элементов И третьей группы, выходы дешифраторов адреса первого и второго входных каналов подключены к одним из входов элементов ИЛИ групп, каждый из выходных каналов содержит регистр слова, коммутатор и третий распределитель сигналов канала, причем выходы коммутатора подключены к входам регистра слова, выхоцы которого соединены с одними из входов третьего распределителя сигналов канала,выход которого соединен с одними извходов распределителя сигналов выходных каналов, одни из входов коммутаторов и другие входы распределителейсигналов канала подключены к выходамусилителей считывания, другие входыкоммутаторов выходных каналов соединены с выходами первого распределите"ля сигналов канала и с выходами элементов И третьей группы второго входного канала, соответственно, о тл и ч а ю щ е е с я тем, что, с цельюрасширения области применения устройства за счет обеспечения возможности использования его в качествеобщей оперативной памятн в многопроцессорных вычислительных системах, внего введены дополнительные выходные каналы, дополнительные входныеканалы, аналогичные второму входномуканалу, и логический блок, причем выход первого распределителя сигналовканала подключен к одним из входовлогического блока, вторые входы элементов И групп и выходы распределителей сигналов дополнительных входныхканалов подключены соответственно кодним из выходов и к другим входамлогического блока, другой выход которого является одним из управляющих выходов устройства, выходы дополнительных входных каналов подключены к другим входам элементов ИЛИгрупп и к одним из входов дополнительных выходных каналов, другие входыкоторых соединены с выходами усилителей считывания, одни из выходов - сдругими входами распределителя сигналов выходных каналов, а другие выходы являются одними из выходов устройства.10 2, Устройство по п. 1, о т.л ич а ю щ е е с я тем, что логическийблок содержит элементы И, схемы сравнения и элемент ИЛИ, причем инверсныевыходы схем сравнения подключены к 15 входам элементов И и одному из выходов блока, прямые выходы одних изсхем сравнения соединены с входамиэлемента ИЛИ, входы схем сравнения,являются входами блока, другими вы О ходами которого являются выходы элементов И и элемента ИЛИ. Источники информации,принятые во внимание при экспертизе1, Майоров С.А., Новиков Г,И,Структура электронных вычислительныхмашин. М., фМашиностроениеф, 1979,с. 353.2, Авторское свидетельство СССРпо заявке М 2987190/18-24,кл. 6 11 С 11/00, 1980 (прототип) .каз 9227/67ВНИИ 13035,иал ППП Патент, г. Ужгород, ул. Проектная, 4 Тираж 622Государственноелам изобретениосква, Ж, Ра Подписноомитета СССРоткрытийая наб д. 4/5