Устройство для вычисления гиперболических функций

О П И С А Н И Е19572 Р 8ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Сфез СоветсникСоцнанистичвсникРвспттблнн(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ГИПЕРБОЛИЧЕСКИХ ФУНКЦИЙ1Изобретение относится к цифровой вычислительной технике и может быть использовано в ЦВМ, работающих в позиционных системах счисления с фиксированной запятой. Известны устройства для вычисления гиперболических функций 11 и 2 .Однако они имеют невысокое быстро действие и большую заключительную вето личину погрешности.Наиболее близким по технической сущности к предлагаемому является устройство для формирования гиперболических функций, содержащее регистры, сумматоры-вычитатели, блок управления, постоянное15 запоминающее устройство и блок определения знака псевдочастного 2 . Недостатком известного устройстваявляется большая величина погрешностивычислений, которая для ряда значенийгаргументов при вьпкслении функцийогВЪ Х и сгсВ 1имеет порядок 2 т. 2Цель изобретения - повьшенио точности вычисления при вычислении гнпп бо лических функций огси 7. и огсЬ г .Поставленная цель достигается тем, что усгройствс для вычисления гипербог лических функций, содержащее первый, второй, третий и четвертый регистры, первый, второй, третий и четвертый одноразрядные сумматоры-вычитатели, блок постоянной памяти и блок управления, причем первый выход блока управления соединен с управляющими входами первого, второго и.четввртого регистров, второй выход блока управления соединен с управляющим входом третьего регистра, третий выход блока управления соединен со знаковыми входами первого, второго и четвертого сумматоров-вычитателей, первые входы первого, второго, третьего и четвертого сумматоров-вычитателей соединены с первыми выходамя соответственно первого, второго, третьего и четвертого регистров, первые входы которых соединены с выходами соответству ющих су м маторов-вычитателей, выход блока постоянной памяти соединен с Вторым входом четвертого сумматоравычитателя; второй выход четвер того регистра соединен с шиной Выдачи результата устройства, содержит регистр номера результата, первый, Второй и третий блоки элементов И, пятый суммаг тор-вычитатечь, причем разрядные выходы регистра номера результата соединены с соответствующими входами блока постоянной памяти и с первыми группами входов первого, второго и третьего блоков элементов И выходы которых соединены с вторыми входами соответственно второго. первого и третьего сумматоров"-Вычитателей, четвертый выход блока управлеья соединен с первым входом регистра номера разряда, вторые входы первого, второго, третьего, четвертого регистров и регистра номера разряда соединены с шиной установки начального значения устройства, выход старшего разряда регистре номера разряда соединен с первям входом блока управления, Второй вход которого соединен с выходом пятого сум матора-вычитателя, первый вход которого соединен с выходом третьего сумматора-вычитателя, а второй Вход " с Выходом второго сумматораВычитателя вторая группа входов первого б.10 ка элементзй И соеди 11 ена с 5 30 лыходамн нечетных разрядов первого регистра, начиная с третьего разряда, ,.тоая гоуп ВХОДОВ ВторОГО блока зле 3 ментов И соединена с выходами нечетных разрядов второго регистра, начиная с третьего разряда, вторая группа вхо- дОВ тре"1 ю о Олока элементОВ И сОРди .,Опа с выходамн каждого четвертого разряда третьего регистра, начиная с пятого разряда, третья гругча входов третьего блок элементов И соединена с пятым выходом блока Ут 1 равленея, ВтОрой Выход четвзртОГО реГнстра соединен с шиной Вь 1 дачи результата устройства.Блок уптэавлвния содержит первый и Второй элементы задержки, первый, второй и третий элементы НЕ, первый, второй и третий триггеры, элемент зквивалолтности с инверсным выходом, первый и второй элементы, И, элемент ИЛИ и генератор тактовых сигналов, причем первый Вход 1 оператора тактоВых сиГналов сОел 11 Он с первым Входом блока управлещи, первый выход которого соединен с первым Вь.хо 11 ом генератора тактовых сигналов, Второй, третий, четвертый и пятый выходы которого соединены соответственно с вторым выходом блока управления, входом первого элемента задержки, первым входом первого элемента И, первым входом второго элемента И, второй входблока управления соединен с входом второго элемента задержки и первым входом элемента эквивалентности с инверсным выходом, второй вход которого соединен с прямым выходом первого триггера и вторым входом первого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которогосоединен с выходом второго элемента И, второй вход которого соединен с третьим входом элемента эквивалентности с инверсным выходом и прямым выходом второго триггера, первый вход которого соединен с входом второго элемента НЕ, выход которого соединен с вторым входом второго триггера, тактовый вход которого соединен с шестым выходом генератора тактовых сигналов, седьмой выход которогосоединен с тактовым входом третьеготриггера, выход которого соединен стретьим выходом блока управления, четвертый выход которого соединен с выходом элемента эквивалентности с инверсным выходом,. четвертый вход которого соединен с входом первого элемента задержки, выход которого соединен с первым входом первого триггера, второй вход которого соединен с выходом второго элемента задержки и входом первого элемента НЕ, выход которого соединен с третьим входом первого триггера, выход элемента ИЛИ соединен с пврвь;м входом третьего триггера и с входом третьего элемента НЕ, выход которого соединен с вторым входом третьего триггера, восьмой выход генератора тактовых сигналов соединен с пятым выходом блока управления. На фиг, 1 представлена структурная схема устройства; на фиг. 2 - функциональная схема одной из возможных реализаций блока управления.Структурная схема устройства фиг. 1) содержит первый, второй, третий и четвертый регистры 1 4, блок 5 постоянной памяти, регистр 6 номера разряда,первый, второй и третий блоки 7 - 9 элементов И, первый, второй, третий, чет-, вертый и пятый сумматоры-вычитатели 10 - 14, блок 15 управления, шины ввода начальных данных 16 - 20, первые группы входов блоков элементов И и группа выходов регистра 21 номера разряда и шина 22 выдачи результатов,9 572 вправо и т,д.Итерационный процесс заканчивается, когда вырабатывается сигнал сдвига содержимого РГ 6 влево при наличии 1" в старшем разряде регистра 6, Анализ алгоритМа и его моделирование на ЫВМ показывает, что в среднем выполняется 1,5 п итераций, т.е. количество итераций несколько больше, чем в известном устройстве, но время вычисления не увеличивается из а использования блоков элементов И вместо сдвиговых регистров,Эффективность изобретения заключается в повышении точности вычислений уст 1-Го -)ройством в 2.Раз при=30, примерно в 2 раза) по сравнению с известным устройством за счет использования асинхронного режима вычислений с четным количеством итераций при таких же характеристиках, как объем оборудоваци; я быстродействие.устройстве-прототипе выполняетсяп:" о+ 1 ц + 5+ 17+, сдвигов, при=30, Ь =515. При этом общее врея ВЫЧИСчония фуНКцИИ ОГ 5 Ь 7 ИЛИ ЭГСП 2 1.рн=30) примерно равно35 г: 33 + 515сл саабгде Ес,:;- время последовательного сложе; ия двух и -разрядных двоичщ.и; чисел; 40- время сдвига на один двоичныйразряд.1 ри отсутствии дополнительных разряпов 1. =п 1, тогда Т = 1505 т, Б предлагаемом устройстве вычислейие укаом,.ных функций выполняется в среднем за время Т = 15 о 1 =-13501 сФор мула изобретения 1, Устройство для вычисления гипер 55 бочических функций, содержащее первый, второй, третий и четвертый регистры, первый, второй, третий и четвертый одноразрядные сумматоры-вычитатели, блок по 7ющих двух итерациях не используются;содержимое регистра 6 сдвигается наодич разряд влево и выполняется переходк выполнению пп, 2 и 3, Сдвиг единицыв регистре 6 соответствует увеличению5на 1 переменной 1 в формулах 1) и 2).Бо время второй пары итераций блоки 7и 8 обеспечивают сдвиг на 4 разряда 08 8стоянной памяти и блок управления, причем первый выход блока управления соединен с управляющими входами первого, второго и четвертого регистров, второй выход блока управления соединен с управляющИм входом третьего регистра, третий выход блока управления соединен со знаковыми входами первого, второго и четвертого сумматороввычитателей, первые входы первого, второго, третьего и четвертого сумматороввычитателей соединены с первыми выходами соответственно первого, второго, третьего и четвертого регистров, первые входы которых соединены с выходами соответствующих сум маторов-вычитателей, выход блока постоянной памяти соединен с вторым, входом четвертого сумматоравычитателя, второй выход четвертого регистра соединен с шиной выдачи результата устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности вычислений гиперболических функций, устройство содержит регистр номера результата, первый, второй и третий блоки элементов И, пятый сумматор-вычитатель, причем разрядные выходы регистра номера результата соединены с соответствующими входами блока постоянной памяти и первыми группами входов первого, второго и третьего блоков элементов И, выходы которых соединены с .вторыми входами соответственно второго, первого и третьего сумматоров-вь 1 читателей, четвертый выход блока управления соединен с первым входом регистра номсра разряда, вторые входы первого, второго, третьего, четвертого регистров и регистра номера разряда соединены с шиной установки напального значения устройства, выход старшего разряда регистра номера разряда соединен с первым входом блока управления, второй вход которо 1 о соединен с выходом пятого сумматора-вычитателя, первый вход которого соединен с выходом третьего сумматоравычитателя, а второй вход - с выходом второго сумматора-вычитателя, вторая группа входов первого блока элементов И соеди - нена с выходами нечетных разрядов первого регистра, начиная с третьего разряда, вторая группа входов второго блока элементов И соединена с выходами нечетных разрядов второго регистра, начиная с третьего РазРяда, вторая группа входов третьего блока элементов И соединена с выходами каждого четвертого разряда третьего регистра, начиная с пятого разряда, третья группа входов третье". о блока элементов И соединена с пятым выходом9 957 блока управления, второй выход четвер того регистра соединен с шиной выдачи результата устройства.2. Устройство по п. 1, о т л и ч а - ю щ е е с я тем, что блок управления содержит первый и второй элементы задержки, первый, второй и третий элементы НЕ, первый, второй и третий триггеры, элемент эквивалентности с инверсным выходом, первый и второй элементы 1 И, элемент ИЛИ и генератор тактовых сигналов, причем первый вход генератора тактовых сигналов соединен с первым входом блока управления, первый выход которого соединен с первым выходом генератора тактовых сигналов, второй, третий, четвертый и пятый выходы которого соединены соответственно с вторым выходом блока управления, входом первого элемента задержки, первым входом первого элемента И, первым входом второго элемента И, второй вход блока управления соединен с входом второго элемента задержки и первым входом элемента эквивалентности с инверсным выходом, 25 второй вход которого соединен с прямым выходом первого триггера и вторым входом первого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом З второго элемента И, второй вход которого соединен с третьим входом элемента эквивалентности с инверсным выходом и 10прямым выходом второго триггера, первый вход которого соединен с входомвторого элемента НЕ, выход которого соединен с вторым входом .второго триггера, тактовый вход которого соединен сшестым выходом генератора тактовыхсигналов, седьмой выход которого соединен с тактовым входом третьего триггера, выход которого соединен с третьим выходом блока управления, четвертыйвыход которого соединен с выходом элямента эквивалентности с инверсным выходом, четвертый вход которого соединенс входом первого элемента задержки, выход которого соединен с первым входомпервого триггера, второй вход которогосоединен с выходом второго элементазадержки и входом первого элемента НЕ,выход которого соединен с третьим входом первого триггера, выход элементаИЛИ соединен с первым входом третьеготриггера и с входом третьего элементаНЕ, выход которого соединен с вторымвходом третьего триггера, восьмой выходгенератора тактовых сигналов соединенс пятым выходом блока управления,Источники информации,принятые во внимание при экспертизеф1.Авторское, свидетельство СССРМ 465630, кл.06 Е 7/38, 1973.2. Авторское свидетельство СССР