Запоминающее устройство с самоконтролем

Союз СоветскнхСоцнапнстнческнхРеспублнк ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ п 877614(53 ) М. Кл. С 11 С 11/00 с присоединением заявки М -3 Ьвударствснный квинтет СССР ао двлаи нзвбрвтеннй н открытий72) Автор изобретения В.К.Конопелько Минск иотехническии институ аявнтель 54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕ запомни ройствам и можетля создания большизапоминающих усьной.выборкой, ищадь кристалла.тны запоминающие ть испол интегрим у вано оиств ных схепроизволшую пло еющи ол йс Иэве Г 23 в Одно издержит матрисхемы логикипроизводитьсчитывании иному любому эИзобретение относится звестных устройств со элементов памяти и брамления, позволяющи ращение при записи и ормации толвко к одементу памяти матриЦы 0".1Недостатком этого устройства является низкая надежность.Наиболее близким техническим решением к предлагаемому является запоминающее устройство, содержащее де.шифратор адреса слова, соединенный с адресными шинами матрицы элементов памяти, разрядные шины которой соеди иены с выходами первых вентилей и информационными входами первого блока считывания, управляющие входы которого подключены к выходам дешифратора адреса разряда и к первым входаьпервых вентилей, вторые входы которых соединены с шиной записи, вторымивходами вторых вентилей, входами д,К и В .1 К-триггера и первым входом сум.матора по модулю два, третьи входы -с шиной управления, третьими входамивторых вентилей, входами дешифратораадреса слова и разряда, первым входомвыходного блока, четвертые входы -с выходом первого элемента И, первымвходом соединенного с шиной разрешениязаписи и управляющим (счетным) входом,1 К-триггера, первые входы вторых вентилей соединены с выходами вторыхэлементов И дешнфратора обращения к дополнительным элементам памяти и с управлякхцими входами второго блока считывания, информационные входы второго блока считывания соединены с рарядными шипами дополнительных элемен-.тов памяти и выходами вторых вентилей,выход первого блока считывания соединен с вторым входом сумматора по модулю дваНедостатком этого устройства является низкое быстродействие при коррек"ции двух и более дефектных элементовпамяти из-за большой задержки сигналав элементах коррекция и необходимостиотключать дефектные элементы памяти 0от разрядных шин,Цель изобретения - повышение быстродействия устройства,Поставленная цель достигается тем,что в запоминающее устройство, содер-жащее первый накопитель матричного типа, выполненный на триггерных запоминающих элементах, дешифраторы, блокисчитывания, сумматор по модулю два,первый триггер, группы элементов И,элементы Иивыходной блок, причем входы запоминающих элементов строк первого накопителя соединены соответственно с выходами первого дешифратора, прямые выходы запоминающихэлементов столбцов первого накопителя подключены соответственно к информационным входам блоков считывания и выходам элементов И первой ивторой групп, а инверсные выкоды -к инверсным входам элементов И 3 первойи второй групп, счетный вход первого триггера является первым управляющим входом устройства и соединен спрямым входом первого и инверснымвходом второго элементов И, выходпервого элемента И подключен к пер"вым входам элементов И первой группы,выходы элементов И третьей группысоединень 1 соответственно с первымивходами элементов И второй группы40и управляющими входами второго блокасчитывания, выход первого блока считывания подключен к первому входу сум"матора по модулю два, вторОЙ входкоторого является информационным входом устройства и соединен с 3, К и квходами первого триггера и вторымивходами элементов И первой и второйгрупп, третьи входы которых подклю"чены к первому входу выходного блока, 50входам дешифраторов и являются вторымуправляющим входом устройства, авыход выходного блока является выходом устройс ва, введены второй и тре"тий накопитеЛи матричного типа, выполненные на триггерных запоминающихэлементах, второй триггер, регистрсдвига, элементы ИЛИ, третий, четвер 14 4тый и пятый элементы И, четвертую, пятую, шестую и седьмую группы элементов И, причем входы запоминающих элементов столбцов второго накопителя подключены соответственно к выходам второго дешифратора, прямые входы- соответственно ко входам первого элемента ИЛИ, входам элементов И третьей группы и выходам элементов И четвертой группы, а инверсные выходы запоминающих элементов столбцов второго накопителя - соответственно к инверсным входам элементов И четвертой группы, выход второго триггера соединен с прямым входом второго элемента И, в установочный вход - с выходом первого элемента ИЛИ, первым входом"третьего элемента И и инверсными входами элементов И пятой группы, счетный вход второго триггера подключен к прямому входу первого элемента И о и второму входу третьего элемента И1 выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к четвертым входам элементов И второй группы, а второй вход - к выходу четвертого и первому входу пятого элементов И и первому входу третьего элемента ИЛИ, первый и второй прямые входы четвертого Элемента И соединены соответственно с выходами первого триггера и сумматора по модулю два, а инверсный входс выходом второго элемента И, установочный вход регистра сдвига подклюд чен к первым входам элементов И шес" той группы, инверсному входу третьего элемента ИЛИ, второму входу пятого элемента И и является установочным входом устройства, выход третьего элемента ИЛИ подключен к первым входам элементов И четвертой группы, вторые входы которых соединены соответственно с выходами элеяентов И шестой группы, выход пятого элемента И подключен к счетному входу регистра сдвига и первым входам элементов И седьмой группы, вторые вхо" ды которых соединены с выходами регистра сдвига соответственно, а входы - соответственно со счетными входами запоминающих элементов строк третьего накопителя, выходы запоминаиюих элементов столбцов которого подключены соответственно ко вторым вхо-. дам элементов И шестой группы, прямые входы элементов И пятой группы соединены соответственно с выходами первого и второго блоков считывания,а выходы - со входами четвертого эле.мента ИЛИ, выход которого подключенко второму входу выходного блока.На чертеже изображена структурнаясхема предлагаемого устройства, 5Устройство содержит первый накопитель 1 матричного типа, выполненныйна триггерных запоминающих элементах2, первый дешифратор 3, являющийсядешифратором адреса слова, первый 4и второй 5 блоки считывания с информационными 6 и управляющими 7 входами,первую 8 и вторую 9 группы элемейтовИ, второй дешифратор 10, выходнойблок 4 1, второй накопитель 12, выполненный на триггерных запоминающихэлементах 13, третью группу элементовИ 14, выполняющих функции дешифратора обращения, первый триггер 15,первый 16 и второй 17 элементы ИЛИ, 20четвертую группу элементов И 18, второй триггер 19. первый 20, второй21, третий 22, четвертый 23 и пятый24 элементы И, третий 25 и четвертый26 элементы ИЛИ, сумматор 27 по модулю два, пятую 28, шестую 29 и седьмую 30 группы элементов И, регистр31 сдвига, третий накопитель 32, выполненный на триггерных запоминающихэлементах 33, первый 34 и второй 35 зоуправляющие, информационный 36 и ус,тановочный 37 входы.Первый триггер 15 является дК-триггером, а второй триггер 19 Й 5-триггером. Входы запомннакицих элементов2 строк первого накопителя 1 соединены соответственно с выходами первого дешифратора 3. Прямые выходызапоминакицих элементов 2 столбцовпервого накопителя 1 подключены со"ответственно к информационным входам 6 первого 4 и второго 5 блоковсчитывания и выходам элементов И первой 8 и второй 9 групп, а инверсныевыхбды - к инверсным входам элемен 45тов И 8 первой и 9 второй групп. Счет"ный вход первого триггера 15 является первым управляющим входом 34устройства и соединен с прямым входом первого 20 и инверсным входом50второго 21 элементов И. Выход первого элемента И 20 подключен к первымвходам элементов И первой группы В,Выходы элементов И третьей группы14 соединены соответственно с первы 55ми входами элементов И второй группы 9 и управлякицими входами второгоблока 5 считывания. Выход первогоблока 4 считывания подключен к первому входу сумматора 27 по модулю два,второй вход которого является информационным входом 36 устройстваи соединен с 1, К и В входами первого триггера 15 и вторыми входамиэлементов И первой 8 и второй 9 групп,третьи входы которых подключены к первому нходу выходного блока 11, входам первого 3 и второго 10 дешифраторов и являются вторым управляющимвходом 35 устройства. Входы запоминающих элементов 13 столбцов второго на"копителя 12 подключены соответственно к выходам второго дешифратора 1 О,прямые выходы - соответственно ковхддам первого элемента ИЛИ 16, входам элементов И 14 третьей группы ивыходам элементов И 18 четвертой груп"пы, Инверсные выходы запоминающихэлементов 13 столбцов второго накопителя 12 подключены соответственно кинверсным входам элементов И 18 четвертой группы, Выход второго триггера 19 соединен с прямым входом второго элемента И 21, а установочныйвход - с выходом первого элементаИЛИ 16, первым входом третьего элемента И 22 и инверсными входами элементов И 28 пятой.груплы. Счетныйвход второго триггера 19 подключенк прямому входу первого элементаИ 20 и второму входу третьего элемента И. 22, выход которого соединенс первым входом второго элементаИЛИ 17. Выход второго элемента ИЛИ 17подключен к четвертым входам элементов И 9 второй группы, а второй входк выходу четвертого 23 и первому входу пятого 24 элементов И и первомувходу третьего элемента ИЛИ 25. Пер"вый и второй прямые входы четвертого элемента И 23 соединены соответственно с выходами первого триггера 15 и сумматора 27 по модулю два,инверсный вход - с выходом второгоэлемента И 21. Установочный входрегистра 31 сдвига подключен к первымвходам элементов И 29 шестой груп"пы, инверсному входу третьего элемейта ИЛИ 25, второму входу пятогоэлемента И 24 и является установочным входом 37 устройства. Выходтретьего элемента ИЛИ 25 подключен 1к первым входам элементов И 18 четвертой группы, вторые входы которых соединены соответственно с выходами элементов И 29 шестой, группы,Выход пятого элемента И 24 подключенк счетному входу регистра 31 сдвигаи первым входам элементов И 30 седьмой группы, вторые входы которых соединены с выходами регистра 31 сдвига, соответственно, а входы - соответственно со счетными входами 5 запоминающих элементов 33 строк третьего накопителя 32, выходы запомина. ющих элементов 33 столбцов которого подключены соответственно к вторым входам элементов И 29 шестой группы, 1 О Вторые входы элементов И 28 пятой группы соединены соответственно с выходами первого 4 и второго 5 блоков считывания, а выходы - со входами четвертого элемента ИЛИ 26, выход 15 Ъкоторого подключен ко второму входу выходного блока 11.Количество строк (слов) э третьем накопителе 32 и разрядность регистра 31 сдвига равны количеству исправ о ляемых разрядов накопителя 1, предусмотренному при создании устройства. Количество слов во втором накопителе 12 и разрядов (столбцов) в третьем накопителе 32 равны п 1=1 оу (г+1). Т 5Устройство работает следующим образом.В исходном состоянии все запоминающие элементы 13 второго накопителя 12 устанавливаются в нулевое состоя- зз ние нулевым сигналом, с установочного входа 37 через элементы И 29 шестой группы. При этом единичный сиг нал на выходе третьего элемента ИЛИ:25 держит открытым элементы И. 18 четвер той группы, а регистр 31 сдвига по установочному входу заносится информация 10О. При изготовлении в запоминающие элементы 33 третьего накопителя заносится постоянная информа о ция в зависимости от числаисправляемых разрядов первого накопителя 1. При записи информации на информационные входы 36 устройства подаются сигналы записи, а на первый 34 и второй 35 управляющие входы - сигналы разрешения и управления. При этом происходит возбуждение выходов первого 3 и второго 10 дешифраторовв соответствии с кодом адреса. Воз 5 ужденный выход первого дешифратора 3 подключает запоминающие элементы 2 первого накопителя 1 выбранного слова к информационным входам 6 блоков 4 и, 5 считывания, а воз" бужденный выход второго дешифратора 10 подключает запоминающие элементы 13 выбранного разряда второго накопителя 12 к первому элементу ИЛИ 16 и входам элементов И 14 третьей группы, При этом, если опрашивается разряд первого накопителя 1, где в предыдущих тактах работы не было дефект" ных запоминаюших элементов 2, то в запоминающих элементах 13 второго накопителя 12 хранится число 00Тогда на выходе первого элемента ИЛИ 16 находится нулевой сигнал, который записывается для хранения во второй триггер 19, устанавливает на выходе третьего элемента И 22 нулевой сигнал и открывает первый элемент И 20. При этом сигнал разрешения записи на первом управляющем входе 34 открывает элементы И 8 первой группы для записи входной информации в запоминающий элемент 2 первого накопителя 1, находящийся на пересечении выбранного слова (строки) и разряда (столбца). В то же время нулевой сигнал с выхода первого триг" гера 15 поступает через четвертый элемент И 23 на второй вход второго элемента ИЛИ 17, на выходе которого будет йулевой сигнал, удерживающий элемент И второй группы 9 в закрытом состоянии.При,снятии сигнала разрешения записи, запись информации в перыйо накопитель 1 прекращается и происходит контрольное считывание записанной информации с выбранного запоминающего элемента 2 первого накопителяи сравнение ее на сумматоре 27 по модулю два с входной информацией, поступающей с информационного входа 36 Наряду с этим, при снятии сигнала разрешения. записи на выходе первого триггера 15 появляется единичный сигнал, который открывает четвертый элемент И 23. Тогда, если опрашивается исправный запоминающий элемент 2 первого накопителя 1, на выходе сумматора по модулю два 27 и.выхода чет,- вертого элемента И 23 будет нулевой сигнал, который закрывает элементы И 18 четвертой группы и 30 седьмой группы, но не приводи к сдвигу информации в регистре 3 сдвига. На выходе второго элемента ИЛИ 17 уста- . навливавтся нулевой сигнал, удерживающий элементы И 9 второй группы в закрытом состоянии.В тоь случае, если опрашивается дефектный запоминающий элемент 2, на выходе сумматора 27 по модулю два и выходе четвертого элиеента И 23 появляется единичный сигнал,8776 который, проходя через второй 17 и третий 25 элементы ИЛИ н элемент И 28 пятой группы открывает элементы И.9 второй, 18 четверой и 30 седьмой групп. Тем самым, при первоначальном обнаружении дефектного запоминающего элемента 2 первого накопителя 1 опрашивается первая строка третьего накопителя 32, ;поскольку в регистре 31 сдвига хранится число 100. Хранимое в третьем накопителе 32 число перезалисывается в запоминающие элементы 13 оправ шиваемого разряда второго накопителя 12 ви одновременно, поступая на5 входы элементов И 14 третьей группы, открывает один из элементов И 9 второй группы. При этом происходит зались информации с информационного входа 36 в запоминающий элемент 2 первого накопителя 1, управляемый элементом И 9 второй группы. После снятия сигнала записи на выходе первого триггера 15 появляется нулевой сигнал, который, проходя через пятый элемент И 24 сдвигает на один разряд информацию в регистре 31 сдвига. После этого в регистре 31 сдвига хранится число 0100. Если в следующих тактах работы устройства опрашивается второй дефектный запоминающий элемент 2 из другого разряда первого накопителя 1, то работа устройства происходит аналогично описанному выше, но в запоминающие элементы 13 этого разряда второго накопителя35 12 записывается число; хранимое во второй строке третьего накопителя 32. Поскольку это число отличается от числа, хранимого в первой строке4 О третьего накопителя 32, информация заносится во второй разряд запоминаиицих элементов 2 первого накопителя 1, управляемых элементами И 9 второй группы. Информация в регистре 31 сдвига при этом сдвигается еще на один разряд, т.е. в нем хранится число 00100. 10 Если же при записи информации опрашивается разряд первого накопителя 5 О 1; содержащий дефектный элемент 2, Рбращение к которому уже происходьщопредыдущих тактах, что определатгф ется наличием единичного сигнала в запоминающих элементах 13 второго накопителя 12, то на выходе первого элемента ИЛИ 1 б появляется единичный сигнал , который, проходя через инвер ф тирующий вход первого элемента И 20,г 14 1 Озакрывает элементы И 8 первой груп", пы, а проходя через третий элемент И 22 открывает элементы И 9 второй группы для записи входной информации в запоминающие элементы первого накопителя 1. После снятия сигнала разрешения записи на первом управляющем входе 34 закрыты, элементы И 9 второй, 18 четвертой и 30 седьмой групп, а информация в регистре 31 сдвига сохраняется без изменения.В режиме считывания также выпол- няется контроль запоминающих элементов 2 первого накопителя 1. Если в режиме считывания опрашивается дефектный запоминающий элемент 2, управляемый элементом И 8 первой группы первого накопителя 1, то в запоминающих элементах 13 соответствующего разряда второго накопителя.хранится число, отличное от нуля, н на выходе первого элемента ИЛИ 16 устанавливается единичный сигнал, При этом на выходе соответствующего элемента И 14 третьей группы появляется единичный сигнал опроса разряда первого накопителя 1, управляемого элементами И 9 второй группы. В результате на выходе второго .блока 5 считывания появляет" ся сигнал, который, пройдя через один иэ элементов И 28 пятой группы, четвертый элемент ИЛИ 26 и выходной блок 11, появляется на выходе устройства.Технико-экономическое преимущество описываемого устройства заключается в том, что в нем отсутствуют плавкие.связи запоминающих элементов с разрядными шинами накопителя, и:исключены задержки сигналов при коррекции двух и более ошибок в накопителе, за счет чего существенно повьппено быстродействие.Формула изобретенияЗапоминакпцее устройство с самоконтролем, содержащее первый накопитель матричного типа, выполненныйна триггерных запоминающих элементах, дешифраторы, блоки считывания, сум-матор по модулю два, перный триггер, группы элементов .И, элементы Ии выходной блок, причем входы запоминающих элементов строк первого накопителя соединены с выходами первого дешифратора, прямые выходы запоми25 11 87761 нающих элементов столбцов первого накопителя подключены соответственно к информационным входам блоков считывания и выходам элементов И первой и второй групп, а инверсные выходы - к инверсным входам элементов И первой и второй групп, счетный вход первого триггера является первым управляющич входом устройства и соединен с прямыч входом первого и инверсным 10 входом второго элементов И, выход первого элемента И подклю:ен к первым входам элементов И первой группы, выходы элементов И третьей группы соединены соответственно с пер выми входами элементов И второй группы и управляющими входами второго блока считывания, выход первого блока считывания подключен к первому входу сумматора по модулю два, вто- р 0 рой вход которого является информационным входом устройства и соединен с 3, К и Й входами первого триггера и вторыми входами элементов И первой и второй групп, третьи входы которых подключены к первому входу выходного блока, входам дешифраторов и являются вторым управляющим входом устройства, выход выходного блока является выходом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит второй и.третий накопители матричного типа, выполненные .на триггерных запомина 35 ющих элементах, второй триггер, регистр сдвига, элементы ИЛИ, третий, четвертый и пятый элементы И, четвертую, пятую, шестую и. седьмую груп пы элементов И, причем входы запоминающих элементов столбцов второго накопителя подключены соответственно к выходам второго дешифратора, прямые входы - соответственно ко входам первого элемента ИЛИ, входам45 элементов И третьей группы ивыходам элементов И четвертой группы, а инверсные выходы запоминающих элементов столбцов второго накопителя- соответственно к инверсным входам50 элементов И четвертой группы, выход второго триггера соединен с прямым входом второго элемента И., а установочный вход - с выходом первого зле 2мента ИЛИ, первым входом третьегоэлемента И и инверсными входами эле-ментов И пятой группы, счетный входвторого триггера подключен к прямому входу первого элемента И и второму входу третьего элемента И, входкоторого соединен с первым входомвторого элемента ИЛИ, выход которогоподключен к четвертым входам элементов И второй группы, а второй вход -к выходу четвертого и первому входупятого элементов И и яервому входутретьего элемента ИЛИ, первый и вто"рой прямые входы четвертого элемента Исоединены соответственно с выходамипервого триггера и сумматора по модулю два, а инверсный вход - с.выходом второго элемента И, установочныйвход регистра сдвига подключен кпервым входам элементов И шестой группы, инверсному входу третьего эле" омента ИЛИ, второму входу пятого элемента И и является установочным входом устройства, выход третьего элемента ИЛИ подключен к первым входам элементов И четвертой группы, вторыевходы которых соединены соответственно с выходами элементов И шестой группы, выход пятого элемента И подключенк счетному входу регистра сдвига апервым входам элементов И седьмойгруппы, вторые входы которых соединены с выходами регистра сдвига, соответственно, а входы - соответственносо счетными входами запоминающих элементов строк третьего накопителя,выходы запоминающих элементов столбцов которого подключены соответственно ко вторым входам элементов И шестой группы, прямые входы элементовИ пятой группы соединены соответственно с выходами первого и второго блоков считывания, а выходы - со входами четвертого элемента ИЛИ, выходкоторого подключен ко второму входувыходного блока.источники инФормации,принятые во внимание при экспертизе1. Микроэлектроника. И. статейпод ред. Ф,А,Лукина. "Сов. радио",вып,-5, 1972, с. 123-150.2. Авторское свидетельство СССРУ 649044, кл. О 1 1 С 29/00, 197587764 Составитель В.ГордоноваРедактор Е.Папп Техред . Ж. Кастелевич Корректор Г,Назарова Подписное СР аз д. 4/5 иал ППП 77НИИПИпо1303 Тираж 648сударствеиного комитетам изобретений и открытиосква, Ж, Раушская н ент , г. Ужгород, ул. Проектная, 4