Преобразователь угла поворота вала в код

(5)5 Н 03 М 1/64 БРЕТЕ ПИСАНИЕ Изобрете вычислитель использован точников инф лительным ус Целью из ние точностиния выбранного ний угла с возм максимальное зСтруктурна представлена на селектора секто схема первого ф ре ез ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(56) Авторское свидетельство СССР М 1113826, кл, Н 03 М 1/22, 1982.Авторское свидетельство СССР М 1314459, кл, Н 03 М 1/64, 1985.(54) ПРЕОБРАЗОВАТЕЛЬ УГЛА ПОВОРОТА ВАЛА В КОД(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройством. С целью повышения точности путем скользящего усреднения выбранного числа мгновенных измерений угла с возможностью перехода через .максимальное значение кодов в преобразователе угла поворота вала в код, содержащем генератор импульсов, первый делитель частоты, формирователь питания, фазовращатель, селектор секторов, аналого-цифровой преобразователь(АЦП), блок функционального преобразования кодов, первый сумматор, первый ие относится к автоматике и ой технике и может быть для связи аналоговых исормации с цифровым вычисройством.бретения является повыше- путем скользящего усреднерегистр, введены второй делитель частоты, две кодовые шины, два формирователя импульсов, второй и третий сумматоры, второй регистр, два дешифратора, четыре элемента И, два триггера, два элемента ИЛИ, счетчик импульсов, блок памяти, шифратор и элемент задержки, фазовращатель преобразует многофазные опорные гармонические сигналы формирователя питания в фазомодулированные гармонические сигналы в функции перемещения, В селекторе секторов определяется номер сектора фазомодулированных сигналов фазовращателя. В АЦП формируется код отношения меньшего по модулю фазомодулированного сигнала фазовращателя к большему внутри сектора. В З первом сумматоре формируются мгновенные значения кодов перемещения в виде разности фазного и опорного пилообразных кодов, Принцип скользящего усреднения основан на непрерывном суммировании 2 соседних Б мгновенных значений кодов. Образование каждого нового значения суммарного кода при поступлении очередного мгновенного О значения кода сопровождается вычитанием мгновенного значения кода, отстоящего от текущего на 2 значений, 4 ил, 1 табл. ОдО числа мгновенных изме ожностью перехода чер начение кодов,я схема преобразовател фиг. 1; структурная схем ров - на фиг, 2; структурна ормирователя импульсовна фиг, 3, а циклограмма работы преобразователя - на фиг. 4.Преобразователь содержит генератор 1 импульсов, делители 2 и 3 частоты, формирователь 4 питания, Фазовращатель 5, первый 6 и второй 7 формирователи импульсов, селектор 8 секторов, аналого-цифровой преоб разователь (АЦП) 9, блок 10 функционального преобразователя кодов, сумматоры 11, 12 и 13, регистры 14 и 15, счетчик 16, блок 17 памяти. дешифраторы 18 и 19, шифратор 20, элементы 21 - 24 И, элементы 25, 26 ИЛИ, триггеры 27, 28, элемент 29 задержки, кодовые шины 30 и 31. Селектор 8 секторов (фиг.2) содержит блок 32 выпрямлений, блок 33 компараторов регистр 34, шифратор 35, коммутатор 36. Первый формирователь ймпульсов (фи г. 3) содержит дифференцирующий элемент 37, элемент 38 задержки, инвертор 39, элементы 40, 41 И,Устройство работает следующим образом,Генератор 1 формирует высокочастотные импульсы частоты 1 и. На выходах делителей 2 и 3 формируются пилообразно изменяющиеся в функции времени коды с частотой 1 о = 1 ги/2, с дискретностью измеКрения, равной периоду генератора 1. Из выходного кода делителя 2 блок 4 формирует многофазные опорные гармонические сигналы (например, синусное и косинусное) с частотой 1 о питания Фазовращателя 5, В качестве Фазовращателя 5 может быть использован синусно-косинусный вращающийся трансформатор (СКВО) или сельсин в режиме вращающегося поля с фильтром обратной последовательности для компенсации технологических погрешностей фазовращателя. Фазовращатель 5 преобразует многоФазные опорные гармонические сигналы Формирователя 4 в Фазомодулированные гармонические сигналы (например, синусное и косинусное) в функции перемещения,Делитель 3 частоты работает непрерывно также, как и делитель 2. При нулевом значении и, например, при положительном градиенте одного иэ сигналов блока 4 синхронный формирователь импульсов 7 вырабатывает импульс, синхронизированный с одним иэ фронтов импульсов генератора 1. Выходной импульс формирователя 7 поступает на установочный вход делителя 3 и заносит в него с шины 30 параллельной загрузки начальный код, значение которого выбирается так, чтобы в исходном состоянии объекта перемещения выходной код преобразователя был нулевым. Опорный, пилообразно изменяющийся код делителя 3 в общем случае смещен по Фазе по отношению к выходному коду делителя 2. Коэффициенты передачи делителей 2 и 3 выбираются одинаковыми 2", Выходные сигналы Фазовращателя 5 сдвинуты по фазе по отношению к выходными сигналам форми рователя 5 на угол а, пропорциональныйпроизведению коэффициента р электрической редукции фазовращателя 5 на угол а поворота вала фазовращателя 5.В селекторе 8 с помощью блоков 32-36определяется номер сектора фазомодулированных сигналов фазовращателя 5, Выпрямители 32 блока детектируют выходные сигналы фазовращателя 5, Компараторы 33 блока вырабатывают прямоугольные сигналы из выходных сигналов фазовращателя 5 и блока 32, По одному из фронтов импульсов генератора 1 выходной код компараторов блока 33 фиксируются в регистре 34, Однопеременный выходной код регистра 20 34 преобразуется в шифраторе 35 в арифметический код, Младший разряд кода регистра 34 управляет работой коммутатора 36 так, чтобы меньшее по модулю из выходных напряжений блока 32 поступило на информационный вход АЦП 9, а большее по модулю - на опорный вход АЦП 9, В ЯЦП 9 формируется код отношения меньшего по модулю фазомодулированного сигнала фазовращателя 5 к большему внутри каждого 30 сектора. В блоке 10 путем обратного тригонометрического преобразования кодов выходной код АЦП 9 преобразуется в линейный код аргумента (например, путем формирования кода арктангенса) и в четных секторах, при единичном значении младшего разряда кода шифратора 35, инвертируется, Фазный пилообразный код с периодом выходного сигнала Фазовращателя 5 образуется из выходного кода шифра тора 35 (старшие разряды) и выходного кодаблока 10 (младшие разряды),В сумматоре 11 формируются мгновенные значения кода перемещения в виде разности Фаэного пилообразного кода и 45 опорного пилообразного кода делителя 3,При. разрешающей способности преобразования амплитуды выходных сигналов фазовращателя в код, соответствующей К разрядам, смена информации в сумматоре 11 происходит в каждом периоде генератора 1.Однако выходная информация сумматора 11 нестабильна из-эа влияния случайных наводок, Совокупность блоков б, 12 - 29 предназначена для скользящего усреднения мгновенных значений кодов сумматора 11 с сохранением высокого быстродействия и с учетом переходов пилообразного изменяющегося кода сумматора 11 через границу полюсного деления.5 10 15 20 25 30 35 40 45 50 55 Принцип ускользящего усреднения основан на непрерывном суммировании 2 соседних мгновенных значений кодов. Образование каждого нового значения суммарного кода при поступлении. очередного текущего мгновенного значения кода сопровождается вычитанием мгновенного значения кода, отстоящего от текущих на 2 значений. Для этого необходимо хранить мгновенные значения кодов в течение 2 тактов. При формировании каждого значения суммарного кода необходимо формировать старшие разряды суммируемых и вычитаемых кодов с учетом остальных мгновенных значений кодов, входящих в суммарный код.Элемент 37 формирователя 6 (фиг. 3) дифференцирует фронты выходных сигналов генератора 1. Выходные сигналы элемента 38, сформированные из выходных сигналов генератора 1 (фиг. 4 а), представлены на фиг. 4 б. Выходные сигналы элементов 40 и 41 представлены, соответственно, на фиг. 4 в,г, По фронту выходного сигнала генератора 1 (фиг, 4 д) изменяется код в счетчике 16, фиксируется код в регистре 34 и начинается измерение входных напряжений в АЦП 9, В первом полупериоде выходного сигнала генератора 1 по импульсу разрешения с выхода элемента 38 из блока 17 памяти воспроизводится информация по адресу, соответствующему коду счетчика 16. Информация с инверсных выходов блока 17 поступает на младшие разряды второй группы входов сумматора 12, старшие разряды которой соединены с выходами шифратора 20, а вход переноса соединен с шиной 31 единичного потенциала.В сумматоре 12 происходит вычитание выходного кода блока 17 из текущего выходного кода сумматора 11, При этом, вычитание заменено суммированием в дополнительном коде, Сформированная в ,сумматоре 12 разность кодов суммируется в сумматоре 13 с выходным кодом преобразователя с выхода регистра 14, и по фронту импульса с элемента 40 И записывается в регистр 14, Во втором полупериоде выходного сигнала генератора 1 по импульсу разрешения с выхода элемента 38 в блок 17 памяти записывается текущая информация с выходов сфматора 11 по тому же адресу. По фронту импульса с элемента 41 И информация в регистре 15 сдвигается на один разряд. В следующем периоде выходного сигнала генератора 1 код адреса счетчика 16 увеличивается на единицу,В дешифраторе 18 анализируется состояние двух старших разрядов каждого значения выходного кода сумматора 11. При нулевом состоянии этих разрядов выходной сигнал дешифратора 18 проходит через открытый элемент 21 И и устанавливает в "1" триггер 27, Элемент 22 И закрывается, а элемент 23 И открывается. В этом состоянии дешифратора 18, а также при увеличении кода сумматора 11 (состояние его старших разрядов равно 01, триггеры 27 и 28 сброшены в 0 и элементы 23, 24 закрыты) нулевые сигналы с выходов элементов 23 и 25 поступают на входы старших разрядов первой группы входов сумматора 12 и на один информационный вход последовательного регистра 15, Если выходной код сумматора 11 уменьшается и переходит через границу полюсного деления фазовращателя 5 (код старших разрядов изменяется из состояния 00 в состояние 11), то при каждом значении кода сумматоров 11 со старшими разрядами 11 сигнал с второго выхода дешифратора 18 проходит через элементы 23 и 25 и в виде единичного сигнала поступает на входы старших разрядов первой группы входов сумматора 12. Единичный признак перехода через границу полюсного деления, сформированный элементом 25, запоминается в регистре 15. Текущее значение кода сумматора 11 запоминается в блоке 17 памяти. Шифратор 20 формирует значение старших разрядов второй группы входов сумматора 12 в зависимости от состояния старшего разряда регистра 15 и состояния триггеров 27, 28 в соответствии с таблицей,Наличие единичных признаков на выходах всех младших разрядов регистра 15 и на выходе элемента 25 свидетельствует о завершении перехода через границу полюсного деления, когда все слагаемые суммы хранящиеся в регистре 14, соответствуют максимальным (старшие разряды кода блока 17 равны 11) или минимальным (старшие разряды кода блока 17 равны 00) значениям. При этом, по отрицательному импульсу с выхода элемента 41 И срабатывает дешифратор 19 и его выходной сигнал через элемент 29 задержки сбрасывает в 0 регистр 15 и.триггеры 27, 28. Если счетчик 16 выполнить двоичным с числом разрядов в, то регистр 15 должен содержать 2 а разрядов и число слагаемых в каждом значении суммарного кода регистра 14 равно 2 т, При этом, коррекция выходного кода регистра 14 после завершения перехода через границу полюсного деления не требуется. После окончания импульса сброса с выхода элемента 29 триггер 28 устанавливается в "1" сигналом с второго выхода дешифратора 18. При дальнейшем уменьшении выходного кода сумматора 11 состояние его старших разрядов становится равным 10. Сигналом.рьеГО вьхода Дешифрат 01 эа 18 сбрэсыВВ; 5, ся В 0 триггеры 28, 27 и регистр 15.При переходе через границу полюсногоДелен;,;Я 55 Взов 1 В 1 цзтеля 5 в сторону увелиВни:,Одев зВчение старших разрядовсук";Гор,1 Змен 51 ется из сОстОЯниЯ 11 Вс. 5 нке 00. Сачала сигналом с второгол-а ДО:.:Ифратора 18 триггер 28 устанав, . я в "1, Затем, при каждом значенииь: . су;.в:ОГа 11 со старшими разрядами,Оох-;5,ОВз э 5 аме 1 ты 2/ и 25 и Г 1 оступа, - ,; я хсли 5 дОео из старших разрядовГ 5 Вой ГруОы Входов сумматора 12, на инОГ 1:1 з Ый вход регистра 15 и на один.;.,орм,ешьратора 19, В регистре 15посл дог:Ггел 1,но записываются признаки, соотв;О 1 вуОщие кодам со старшими разрядами 00, Для каждого значениявьхо,.:ного кода блока 17 в шифраторе 2051 орм 1 уетс 5 код старших разрядов в соот:ви 1таблицей 1, В каждом периодеГенератора 1 происходит формирование;Ос ги 5 ле; .ду текущим кодом сумматора11 с с.; рими разрядамл с выходов эле.1-г: 23,; и кодом, задержанным на 2"та,О:, В . гОка 17, со старшими разрядамиэтого ХГДг с вьгходов шифратора 20. Пол: н:я рвэ 5 Ость суЯмируется с Выходны 14;О; рог;1;.Гга 14 соо-Ветствующим сутуле2:.р:.л.,"., ,х з,ачений кодов, и запомин;Р-ГО 5. в 1 егс 1")Р 14,В резуль"В-.е В каждом периоде генераГГО 1 я51,.ГВВГД 5 тся обновление информацг.: Г Ое истре 14 путем замены значения,Отстоящего ГГ текущего на 2 тактов, наПтекув.,ее 31 а-е 1 ие, Число слэгае 5 лых в суммемгнове ных значений угла, хранящейся вО",Ги(тгре 1", всеГДВ пост 05 нно и равно 2.лклогра ма работы преобразователяНГ и преходс от максимального значенияВыхолОГО 1:ОДВ сумматора 1к минимальном Внв ОнлГ ГОедставлена на фиг, 4. Сигнал. на первом и втором выходах5 Г д)-,т(;)Р 18 иОедставлены на б)иг. 4 е,ж,, оОй сигпал элРмеьГГГ 24 И представл"-,н;л фиг, 4 з, сигналы на 4-х выходах реги Оа 15 ГгВдетаВ 5 еьь на фиг, 4 и,к,л,м.ыхоп,;Ой си нал Дошифратора 19 представле ., ф Г, 4, Выходной сигнал элемента29 задержки представлен на фиг. 4 п, вь 1 ходны,. с 55 ГВлЯ три геров 28 и 27 - на фиг, 4 р,с.Гри Э ГОЛ ВГ ГЗРемя ДРйСтБИЛ ВЬхОДнОГО им55,са элеИе 1-э 29 риггер 27 находится Внеопое.;еле,О 5 л состоянии, что не влияетр 6 Г)т 5 "гьо 11 Оа" пватРл 5ГОЯ 1 от, из. Орения преобразователяГ 1 О срав 1.е 5 ю -, прототипом увеличивается." Гл; при сохраении быстродейст;",Ня, ,;д;:,.О 1 оявгяе гся задРржка В Выдаче и информации на 2 тактов по сравнению с моментом, которому соответствует выходная информация преобразователя.Формула изобретения Преобразователь угла поворота вала в код, содержащий последовательно соединенные генератор импульсов, первый делитель частоты, формирователь питания, фазовращатель, селектор секторов, аналоговые выходы которого подключены к входам аналого-цифрового преобразователя, выходы аналого-цифрового и реобразователя подключены к группе Входов блока функционального преобразования кодов, выходы которого и цифровые выходы селектора секторов подключены, соответственно к младшим и старшим разрядам одной группы входов первого сумматора, первый регистр,отличающийся тем,что,сцель 1 о повышения точности преобразователя, в него введены второй делитель частоты, две кодовые шины, первый и второй формирователи импульсов, второй и третий сумматоры, второй регистр, первый и второй дешифраторы, четыре элемента И, два триггера, два элемента ИЛИ, счетчик импульсов, блок памяти, шифратор и элемент задержки, выход генератора импульсов подключен к входам счетчика импульсов, первого формирователя импульсов, и счетному входу второго делителя частоты, к управля 1 ощему входу блока памяти и к входам синхронизации селектора секторов, аналого-цифрового преобразователя и второго формирователя импульсов, информационный вход которого соединен с одним из выходов формирователя питания, а выход подключен к установочному входу второго делителя частоты, информационные входы которого соединены с первой кодовой шиной, а выходы подключены к другой группе входов первого сумматора, выходы первого сумматора подключены к информационным входам блока памяти и к младшим разрядам первой группы входов второго сумматора, выходы двух старших разрядов первого сумматора подкл 1 очены к входам первого дешифратора, первый выход которого подключен к первым входам первого и второго элементов И, второй Выход первого дешифратора подключен к первым входам третьего и четвертого элементов И, выходы первого и третьего элементов И подклочены к одним входам соответственно, первого и второго триггеров, прямые выходы которых подключены соответственно к вторым входам четвертого и второго элементов И, а инверсные выходы - к вторЫм входам соответственно, третьего и первого элементов И, выходы второго и четвертого элементов И через первый эле1833966 Фиг мент ИЛИ подключены к информационному входу второго регистра и к входу младшего из старших разрядов первой группы входов второго сумматора, выход четвертого элемента И подключен к входам остальных старших разрядов первой группы входов второго сумматора, выходы второго сумматора подключены к первой группе входов третьего сумматора, выходы которого подключены к информационным входам первого регистра, выходы которого являются выходами преобразователя и подключены к второй группе входов третьего сумматора, выходы счетчика импульсов подключены к адресным входам блока памяти, выходы которого подключены к младшим разрядам второй группы входов второго сумматора, вход переноса второго сумматора соединен с второй кодовой шиной, выход старшего разряда второго регистра, выходы первого и второго триггеров подключены к входам шифратора, выходы которого подключены к старшим разрядам второй группы входов второго сумматора, первый, второй и третий выходы первого формирователя импульсов 5 подключены соответственно к тактовомувходу первого регистра, к тактовому входу второго регистра и входу разрешения блока памяти, выход первого элемента ИЛИ, второй выход первого формирователя импуль сов и выходы младших разрядов второгорегистра подключены к входам второго дешифратора, выход которого через элемент задержки подключен к одному входу второго элемента ИЛИ, другой вход которого со единен с третьим выходом первогодешифратора, а выход подключен к входу сброса второго регистра и к другим входам первого и второго триггеров, один иэ цифровых выходов селектора секторов подклю чен к одному входу блока функциональногопреобразования кодов.1833966 Составитель А. СмирновТехред М,Моргентал Корректор Е. Папп Редактор Л. Павлова Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 Заказ 2691 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб 4/5