Устройство задержки

(51)5 Н 03 К 5/13 ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЪСТВУ(71) Научно-исследовательский институт радиотехнических измерений(56) Самойлов Л.К. Устройства задержки информации в дискретной технике. М.: Сов, радио, 1973, с. 203, рис. 5.12.Авторское свидетельство СССР М 1210212, кл. Н 03 К 5/13, от 05.08.82.(57) Изобретение относится к информационно-измерительной технике и может быть использовано для задержки квантованных по уровню и дискретизированных по времени Изоретение относится к информационно-измерительной технике, в частности к устройствам задержки квантованных по уровню и дискретизированных по времени сигналов для широкополосных цифровых корреляторов с программным обзором по задержке. Отметим, что программный обзор по задержке в корреляторе предполагает оперативное изменение времени задержки одного из входных сигналов коррелятора данным устройством задержки.Цель - уменьшение количества ложных отсчетов сигнала на выходе устройства при изменении кода величины задержки,На фиг,1 представлена функциональная электрическая схема предлагаемого устройства задержки; на фиг,2 представлен пример выполнения блока формирования адреса ячейки считывания,.БЫ 1827713 А 1 сигналов. Изобретение позволяет уменьшить количество ложных отсчетов сигнала на выходе устройства при изменении кода величины задержки за счет пространственного разнесения адресных полей запоминающих устройств, в которые производится запись и считывание отсчетов сигнала, при этом запись и считывание производится одновременно, но из разных запоминающих устройств, изменяя режим их работы в каждом новом такте, Устройство содержит блок формирования адреса ячейки считывания, первый и второй выходные коммутаторы, первый и второй коммутаторы адреса, регистр адреса ячейки считывания, регистр промежуточной задержки, выходной регистр, первый и второй элементы И, инвертор,2 ил,На фиг.1 и 2 приняты следующие обозначения;1 - первое запоминрйщее устройство,2 - второе запоминающее устройство,3 - счетчик адреса записи,4 - выходной регистр,5 - первый выходной коммутатор,б - второй выходной коммутатор,7 - первый коммутатор адреса,8 - второй коммутатор адреса,9 - блок формирования адреса ячейкисчитывания,10 - регистр адреса ячейки считывания,11 - регистр промежуточной задержки,12 - первый элемент И,13 - первый инвертор,14 - второй элемент И,15 - М вторых инверторов,16 - третий инвертор,182771317 - первый сумматор,18 - второй сумматор.Устройство задержки содержит первое запоминающее устройство 1, второе запоминающее устройство 2, счетчик 3 адреса записи, вход которого является тактовым входом уСтройства, информационные входы первого запоминающего устройства 1 и второго запоминающего устройства 2 являются информационным входом устройства, выходной регистр 4, первый выходной коммутатор 5 и второй выходной коммутатор б, первый коммутатор 7 адреса и второй коммутатор Б адреса, блок 9 формирования адреса ячейки считывания, первые входы которого являются входом кода величины задержки устройства, регистр 10 адреса ячейки считывания, информационные входы которого соединены ссоответствующими выходами блока 9 формирования адреса ячейки считывания, а тактовый вход соединен с выходом младшего разряда счетчика 3 адреса записи и управляющими входами первого выходного коммутатора 5, первого коммутатора 7 адреса и второго коммутатора 8 адреса, регистр 11 промежуточной задержки, выходы которого соединены с соответствующими первыми входами второго выходного коммутатора б, первый элемент 12 И, первый вход которого соединен с тактовым входом устройства и тактовыми входами выходного регистра 4 и регистра 11 промежуточной задержки, соединенные последовательно первый инвертор 13, вход которого соединен с вторым входом первого элемента 12 И и выходом младшего разряда счетчика 3 адреса записи и второй элемент 14 И, второй вход которого соединен с тактовым входом устройства, а выход соединен с управляющим входом первого запоминающего устройства 1, выход первого элемента 12 И соединен с управляющим входом второго запоминающего устройства 2, адресные входы второго запоминающего устройства 2 соединены с соответствующими выходами второго коммутатора 8 адреса, выходы первого выходного коммутатора 5 соединены с соответствующими входами регистра 11 промежуточной задержки, выходы второго выходного коммутатора б соединены с соответствующими входами выходного регистра 4, адресные входы первого запоминающего:устройства 1 соединены с соответствующими выходами первого коммутатора 7 адреса, выходы первого запоминающего устройства 1 соединены с соответствующими первыми входами первого выходного коммутатора 5, вторые входы которого соединены с соответствующими выходами второго запоминающего устройствасчетчик 3 адреса записи находится в35 нулевом состоянии, то есть код адреса за пи си 5 равен О. При этом младший разря 40 45 жения 50 М = Р 092 тзвах/ Л ч + 1,55 5 10 15 20 25 30 2, вторые входы второго выходного комму татора б соединены с соответствующим выходами первого выходного коммутатор 5, управляющий вход второго выходног( коммутатора 6 соединен с входом младшег( разряда кода величины задержки, выходы регистра 10 адреса ячейки считывани соединены с соответствующими первым входами первого коммутатора 7 адресавторого коммутатора 8 адреса, выходы раз рядов счетчика 3 адреса записи соединень с соответствующими вторыми входами блок;9 формирования адреса ячейки считыванияс соответствующими вторыми входами пер вого коммутатора 7 адреса и второго комму татара 8 адреса, выходы разрядов выходног( регистра 4 являются выходом устройства,Устройство задержки работает следую щим образом, Входные отсчеты сигнала, со провождаются положительными тактовым импульсами, с информационного входа уст. ройства поступают на информационны входы первого запоминающего устройств 1 и второго запоминающего устройства 2 Тактовые импульсы с тактового входа уст. ройства поступают на первый вход первогс элемента И 12 и на первый вход второгс элемента И 14. В зависимости от того, е каком состоянии находится выход первогс разряда счетчика 3 адреса записи, тактовыв импульс проходит либо через первый эле мент И 12, либо через второй элемент И 14 для удобства описания работы примем, чтс счетчика 3 адреса записи определяет режим работы первого запоминающего устройства 1 и второго запоминающего устройства 2 "0" - запись в устройство 1, чтение с устрой. ства 2, "1" - чтение с устройства 1, запись в устройство 2. Оставшиеся старшие разряды опРеделЯют адРес Ячейки Азпз" пеРвого, либо второго запоминающего устройства, в которую записывается информация. Таким образом, АзпзУ = Азп/2, где 1- операция усечения числа до целой части. Разрядность М счетчика 3 адреса определяется из вырагде сзщах значение максимальной задержки устройства,а - период следования тактовых импульсов.Тогда, сигнал логического нуля с выходапервого разряда счетчика 3 адреса записи закрывает первый элемент И 12 и, будучи5 10 15 20 25 30 35 40 45 50 55 проинвертированным первым инвертором 13, открывает второй элемент И 14. Вследствие этого тактовый импульс проходит через второй элемент И 14 и поступает на управляющий вход первого запоминающего устройства 1, В это же время сигнал логического нуля с выхода младшего разряда счетчика 3 адреса поступает на управляющий вход первого коммутатора 7 адоеса, Поэтому код адреса ячейки записи с выходов разрядов, за исключением первого, счетчика 3 адреса проходит через первый коммутатор 7 адреса на адресные входы первого запоминающего устройства 1, следовательно, происходит запись входной информации в нулевую ячейку первого запоминающего устройства 1. Задним фронтом тактового импульса счетчик 3 адреса записи переводится в следующее состояние, в данном случае "1". Теперь на выходе первого разряда счетчика 3 адреса присутствует сигнал логической единицы, Поэтому код адреса ячейки записи, который остался по-прежнему нулевым, пройдет через второй коммутатор 8 адреса и поступает на адресные входы второго запоминающего устройства 2. Кроме того, следующий тактовый импульс пройдет через первый элемент И 12 и поступит на управляющий вход второго запоминающего устройства 2. То есть входная информация записывается в нулевую ячейку второго заг оминающего устройства 2, Далее, задним фронтом тактового импульса счетчик 3 адреса записи переводится в следующее сосотяние, в данном случае "2", Теперь по очередному тактовому импульсу входная информация запишется в первую ячейку первого запоминающего устройства 1. Задним фронтом этого тактового импульса счетчик 3 адреса записи переведется в состояние "3". По следующему тактовому импульсу входная информация запишется в первую ячейку второго запоминающего устройства 2, В дальнейшем запись входной информации происходит аналогично вышеописанному попеременно в первое запоминающее устройство 1 и второе запоминающее устройство 2, Одновременно с записью входной информацйи происходит считывание ранее записанной, то есть задержанной информации. Цричем, если про.Ъисходит запись в первое запоминающее устройство 1, то считывается информация из второго запоминающего устройства 2 и наоборот,Код величины задержки Я поступает на первые входы блока 9 формирования адреса считывания, на вторые входы которого поступает код Азп с выходов разрядов счетчика 3 адреса записи, На выходе блока 9 формирования адреса ячейки считывания образуется код адреса ячейки считывания. Пример выполнения блока 9 адреса считывания приведен на фиг.2. Код адреса ячейки считывания вычисляется следующим образом: код величины задержки Я поступает на входы вторых инверторов 15, С выходов вторых инверторов 15 инверсный код величины задержки Я,равный 2 м-Я, поступает на первые входы сумматоров 18, на вторые входы которого поступает код с выходов разрядов счетчика 3 адреса записи, На выходе второго сумматора 18 при этом формируется сумма 2"-Я+ Азп, которая поступает на вторые входы первого сумматора 17. На первые входы, кроме первого и второго разрядов, первого сумматора 17 подан сигнал логического нуля, На первый и второй разряд первых входов поступает соответственно, первый разряд и инвертированный на третьем инверторе 16 первый разряд кода величины задержки. То есть, если код величины задержки Я - нечетный, то на первом сумматоре 18 к сумме 2"-Я+ Азп добавляется единица, а если Я - четный, то двойка, Таким образом, на выходе первого сумматора формируется код адреса считывания Асч равный Азп - Я, при Я нечетном,Асч= Азп - Я + 1, при Я четном,т.к, 2" - перенос в старший разряд не используется.При этом младший разряд кода адреса считывания инверсный по отношению к младшему разряду кода Азп, информация избыточна, поэтому в дальнейшем не используется, старшие Мразрядов на выходе блока 9 формирования адреса ячейки считывания определяют адре ячейки А первого либо второго запоминающего устройства, с которой считывается информация,Таким образом Ачт = )Асч/2.Далее с выхода блока 9 формирования адреса ячейки считывания код АУ поступает на информационные входы регистра 10 адреса ячфки считывания (фиг,1), тактовый вход которого соединен с выходом первого разряда счетчика 3 адреса записи, В момент, когда сигнал на выходе первого разряда счетчика 3 адреса записи становится сигналом логической единицы, то есть по переднему фронту импульсов имеющих место, на выходе первого разряда, код адреса ячейки считывания" заносится в регистр 10 адреса ячейки считывания. Как видно, информация в регистр 10 адреса ячейки счи 182771355 тывания заносится в тот момент, когда второе запоминающее устройство 2 подключается на запись входной информации. В то же время занесенный в регистр 10 адреса ячейки считывания код А,у поступает с его выходов на первые входы первого коммутатора адреса 7, проходит через него и поступает на адресные входы первого запоминающего устройства 1, Происходит считывание задержанной информации из ячейки с номером АсчзУ первого запоминающего устройства 1,По следующему тактовому импульсу меняется состояние счетчика 3 адреса записи, На выходе первого разряда устанавливается сигнал логического нуля и, соответственно, увеличивается на единицу код адреса ячейки записи Азп", Теперь будет происходить запись в следующую по порядку ячейку первого запоминающего устройства, а считывание будет происходить из второго запоминающего устройства, но позу тому же, что и в предыдущемтакте адресуАсч У,Это происходит потому, что в регистре 10 адреса ячейки считывания информация не изменилась. И только по следующему такту, когда возникнет передний фронт на выходе первого разряда счетчика 3 адреса записи, новое значение адреса ячейки считывания будет занесено в регистр 10 адреса ячейки считывания и будет обращение на считывание первого запоминающего устройства 1 по этому адресу, В дальнейшем все происходит аналогично. То есть, происходит одновременная запись и считывание из двух запоминающих устройств.При этом задержка считываемого отсчета сигнала пропорциональна нечетному числу периодов тактовых импульсов, В случае заданного кода величины задержки Я - нечетного, то Асч = Азп-Я, Отсчет сигнала, считанный из запоминающего устройства, проходит через первый выходной коммутатор 5 и второй выходной коммутатор 6 и поступает на входы выходного регистра 4, куда заносится по переднему фронту тактового импульса, Таким образом, на выходе регистра 4 присутствует отсчет сигнала, задержанный на Я тактов.Рассмотрим также случай, когда код величины задержки Я-четный,При этом отсчет сигнала, имеющий четную задержку, т.е, Я = тз/ ф четное, находится в том же запоминающем устройстве, в которое происходит запись. Производить же одновременно запись и считывание водно и тоже запоминающее устройство поразным адресам невозможно, поэтому отсчет сигнала считывается из другого запоминающего устройства с упреждением в один такт с последующей задержкой в реги 5 10 15 20 25 ЗО 35 40 45 50 стре промежуточной задержки. В этом слу чае адрес считывания равен Асч = Азп - Я+ 1 блок 9 формирования адреса ячейки считы вания формирует адрес ячейки считывани Равный АсчУ=(Азп - Я+ 1)/2. Считанный пс данному адресу отсчет сигнала имеет задер жку на Ятакт. Считанный отсчет сигнала проходит через первый выходной коммутатор 5 и поступает на входы регистра 11 промежуточной задержки. По переднем фронту тактового импульса считанный отсчет сигнала помещается в регистр 11 промежуточной задержки и с его выходов, пройдя второй выходной коммутатор 6, поскольку на управляющем входе последнего присутствует сигнал логического "0" (так как в силу частности кода Я младший его разряд имеет потенциал логического "0"), поступает на входы выходного регистра 4. В выходной регистр 4 отсчет сигнала занесется по переднему фронту следующего тактового импульса, Таким образом, считанный с какого-либо запоминающего устройства отсчет сигнала задерживается еще на один такт на регистре 11 промежуточной задержки и помещается в выходной регистр 4 в момент, когда он имеет заданную четную задержку,Следует отметить, что так как запись и считывание происходит из разных запоминающих устройств, то минимальная дискрета задержки определяется только быстродействием запоминающих устройств,Чтобы настроить устройство на другую задержку, например на Я 1 тактов, необходимо прямой код Я 1 подать на вход кода величины задержки, устройства. В блоке 9 формирования адреса ячейки считывания происходит на комбинационных элементах формирование адреса ячейки считывания, который поступает на вход регистра 10 адреса ячейки считывания, Информация же в регистр 10 заносится передним фронтом импульсов, имеющих место на выходе младшего разряда счетчика 3 адреса записи, то есть импульсов, имеющих частоту следования в два раза меньшую частоты следования тактовых импульсов. Поэтому код адреса ячейки считывания запишется в регистр 10 адреса ячейки считывания через время не более 2 Га после изменения кода величины задержки. Таким образом, время настройки 1 н данного устройства не превышает величйну с, 2 Лс,В предлагаемом устройстве за счет определенной организации записи и считывания сигналов в запоминающие устройства существенно уменьшено время настройки1827713 10 45 50 55 ти2 Лг и число ложных отсчетов по сравнению с подобными параметрами прототипа тн.прототипа - 51 Ь"При использовании предлагаемого устройства в качестве управляемой грубой линии задержки для широкополосного цифрового коррелятора в составе пассивной локационной системы информационные потери при программном обзоре по задержке, пренебрежимо малы, что наряду с малым шагом квантования по задержке Ж обеспечивает преимущество по сравнению с использованием для этих целей прототипа..Формула изобретенияУстройство задержки, содержащее первое и второе запоминающие устройства и счетчик адреса, вход которого является тактовым входом устройства, информационные входы первого и второго запоминающих устройств являются информационным входом устройства, отл ич а ющееся тем, что, с целью уменьшения количества ложных отсчетов сигнала на выходе устройства при изменении кода задержки, в него введены выходной регистр, первый и второй выходные коммутаторы, первый и второй коммутаторы адреса, блок формирования адреса считывания, первые входы которого являются входом кода величины задержки устройства. регистр адреса считывания, информационные входы которого соединены с соответствующими выходами блока формирования адреса считывания, а тактовый вход соединен с выходом младшего разряда счетчика адресаи управляющимивходами первого выходного коммутатора, первого и второго коммутаторов адреса, регистр промежуточной задержки, выходы которого соединены с соответствующими первыми входами второго выходного коммутатора, первый элемент И, первый вход которого соединен с тактовым входом устройства и тактовыми входами выходного регистра и регистра промежуточной задержки, соединенные последовательно первый инвертор, вход которого соединен с вторым 5 входом первого элемента И и выходом младшего разряда счетчика адреса, и второй элемент И, другой вход которого соединен с тактовым входом устройства, а выход - с управляющим входом первого запоминаю щего устройства, выход первого элемента Исоединен с управляющим входом второго запоминающего устройства, адресные входы второго запоминающего устройства соединены с соответствующими выходами 15 второго коммутатора адреса, выходы первого выходного коммутатора - с соответствующими входами регистра промежуточной задержки, выходы второго выходного коммутатора - с соответствующими входами 20 выходного регистра, адресные входы первого запоминающего устройства соединены с соответствующими выходами первого коммутатора адреса, выходы первого запоминающего устройства - с соответствующими 25 первыми входами первого выходногокоммутатора, вторые входы которого соединены с соответствующими выходами второго запоминающего устройства, вторые входы второго выходного коммутатора сое динены с соответствующими выходами первого выходного коммутатора, управляющий вход второго выходного коммутатора - с входом младшего разряда кода величины задержки, выходы регистра адреса считыва ния соединены с соответствующими первыми входами первого и второго коммутаторов адреса, выходы разрядов счетчика адреса соединены с соответствующими вторыми входами блока формирования. адреса считы вания, первого и второго коммутаторов адреса, выходы разрядов выходного регистра являются выходом устройства.(а иР ьСоставитель Е, ХоменкоТехред М.Моргентал Корректор Редактор С. Кулак ушенко тельский комбинат "Патент". г. Ужгород, ул,Гагарина,Производствен аказ 2361 ВНИИП К о д Тираж арственного коми 113035, МоскеПодписноепо изобретениям и открытиям при ГКНТ ССС