Реверсивный преобразователь двоичного кода в двоично десятичный

(51) 5 ДВОГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ПНТ СССР(54) РВВЕРСИВШ,Й 11 РВОБРАЗОВАТВЛЬ ИЧНОГО КОДЛ В ДВОИ 1110-ДВСЯтИ ШЫй (57) Изобретение относится к вычислительной технике и может быть исполь 2эовано в арифметических устройствах ЭВМ, Цель изобретения - повышение быстродействия и расширение функциональных возможностей путем обеспечения преобразования дробных чисел, Поставленная цель достигается тем, что в преобразователь, содержащий регистры 1-3, коммутаторы 4-7, десятичный сумматор 8, шифраторы двоичных эквивалентов 13, 14, шифраторы двоично-десятичных эквивалентов 11,12, дополнительно введены .блок умножения на шестнадцать 9 и блок деления на шестнадцать 1 О.1 ил., 2 табл.Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах ЭРА,Целью изобретения является повышение быстродействия и расширение Функциональных возможностей путем обеспечения преобразования дробных чисел,На чертеже приведена блок-схемапредлагаемого преобразователя,Преобразователь содержит первый 1второй 2,и третий 3 регистры, коммутаторы 4-7, десятичный сумматор 8, блок9 умножения на шестнадцать, блок 10 15деления на шестнадцать, шифраторы 11и 12 двоично-десятичных эквивалентов,шифраторы 13 и 14 двоичных эквивалентов, первые 15, вторые 16 и третьи17 информационные выходы, информаци- щонные входы 18, вход 19 левого сдвига,вход 20 правого сдвига, вход 21 разрешения передачи данных, первый 22 ивторой 23 входы управления коммутацией, первый 24 и второй 25 входы управ ления передачей данных.Регистр 1 представляет собой реверсивный регистр сдвига, регистр 2имеет возможность осуществлять правыйсдвиг. Обозначим регистры 1-3 черезР 1, Р 2 и РЗ соответственно.Преобразователь обеспечивает четыре режима преобразования: преобразование целых двоичных чисел в десятичное, целых десятичных чисел в двоичное, дробных десятичных чисел в дробное двоичное и дробных двоичных чисел. в дробное десятичное. функции входов управления распре делены следующим образом:вход 19 задает левый логический сдвиг Р 1 на позицию однои циФры;вход 20 задает правый логический сдвиг Р 2 и Р 1 на позицию одной цифры; 45вход 21 служит разрешением для подведения к входам данных Р 1 информации входов 18 данных (21=0) или из блока 10 деления (21.=1);вход 22 служит разрешением для подведения данных к входам блока деления либо из Р 1 (22=. О), либо из РЗ (22=1),вход 23 коммутирует данные на входах коммутатора 6 либо от блока 9 ум" ножения (23=0), либо от выходов блока 10 деления (23=1)входы 24 и 25 обеспечивают посред", ством встроенных дешифраторов коммутатора 5 следующие подключения к инФормационным входам Р 3324 д 0 и 25=0 - прохождение данных от блока 9 умножения;24=0 и 25=1 - прохождение данных от входов десятичного сумматора 8 без участия младших четырех разрядов;24=1 и 25=0 - занесение от входов 18 данных к входам РЗ, начиная с пятого бита, при этом в битах 0,1,2,3 и 4 РЗ записываются нули;24=1 и 25=1 - занесение самой младшеи цифры из группы входов 18 данных в позицию битов 1-4 РЗ.Блок деления представляет собой матрицу из комбинационных базовых ячеек, каждая из которых реализует таблицу истинности, приведенную в табл.Как видно из табл. 1, выходныесигналы ярусов, имеющих веса "восемь",."четыре", "два" и "один", можно определить по следующим формулам:8 вых. = 18 Ч 16;вых, = 1 ЬА(10 УЯ);2 вых. = 1 чМ 12 УВК 4;1 вых, = 18 К 14 Ч 10 Ч 6 Ч 2,где 18,16,14 и т.д. - веса без индексов, сформированные на базе исходных входных данных с весами (" десять","восемь", "четыре" и "два"),Комбинационная схема блока умножения имеет идентичную структуру и построена из базовых ячеек, реализующихтаблицу истинности, приведенную втабл. 2.Как видно из табл. 2, выходные сигналы ярусов, имеющие веса 10,8,4 и 2,вычисляются.по формулам:10 вых. = цА 18 К 4);8 вых. = 9 Кч;4 вых, = 8 К 7 КЗ Ч 2;2 вых, = 8 Ч 6 УЗЧ 1,где веса "девять", восемь",. семь ,"шесть", "четыре", , и т.д., участвующие как компоненты вышеуказанныхформул, получены на базе исходной цифры для данной ячейки умножения с учетом того, что входы первого яруса перед занесением десятичных цифр проверялись на правильность двоично-десятичных данных.Предлагаемый преобразователь рабо"тает следующим образом,В режиме преобразования двоичногоцелого числа в десятичное сбрасываются в начальный момент регистры 1-3 и510 15 20 25 30 55 5162 .по разрешению 19 0 исходные данные от , группы входов 18 подводятся к Р 2 и Р 1. При этом самая старщая тетрада запи.сывается в Р 2, для которой десятичный эквивалент всегда совпадает с двоичным, а последующие цифры записываются в Р 1 до предпоследней цифры включительно. Далее первая старшия цифра от Р 2 совместно с нулевыми цифрами РЗ подаются на вход блока 9 умножения, По разрешению 23=0 выход блока 9 подается на вход сумматора 8, а на вторые входы - выходы шифраторов 11 и 12, при этом через выходы шифратора 12 поступает десятичный эквивалент второй старшей цифры преобразуемого двоичного числа, а сигналы ца выходе шифратора 11, подключенного через второй вход сумматора к четырем старшим раз - рядам сумматора 8, равны нуно, так как в позиции самой младшей тетрады Р 1 записаны нули. Затем по разрешениям 24=0, 25=0 и 21=1 и при включении сицхросигналов РЗ и Р 2 первое значение промежуточного произведения, равное сумме произведений первой старшей цифры на шестнадцать плюс десятичный эквивалент второй старшей цифры исходного двоичного. числа, записывается в РЗ и Р 2. Одновременно с приемом в РЗ и Р 2, цоср.едством сигнала 19=1 производится левый логический сдвиг Р 1, при котором позицию старшей тетрады Р 1 занимает очередная старшая цифра преобразуемого операнда,На втором такте работы прсобразователя результат промежуточного преобразования первого такта, записанный в РЗ и Р 2, умножается на шестнадцать блоком 9 и через коммутатор 6 подводится к первому входу сумматора 8, к второму входу которого подведен десятичный эквивалент очередной старшеи цифры с выходов шифратора 12 и т,д.В режиме преобразования десятичных целых чисел в двоичное исходныи десятичный операнд от групгы входов 18 записывается в ранее сброшенные Р 1 и Р 2. При этом входы управления возбуждаются следующими уровнями: 19=0, 21=0, 20=0 и 22=0 и как при реяме преобразования двоичных целых чисел самая старшая цифра располагается в Р 2, остальные - в Р 1 до пред" последней тетрады включительно, После этого по значениям четырех младших цифр Р 1, начиная от предпоследней 11826 тетради, шифраторы 13 вычиспят первуюшестнадцатиричную цифру результата,При этом. использовано известное положение из теории чисел: остаток, получаемый при делении на шестнадцатьсколь угодно большого десятичногочисла, равен остатку, который получился бы при делении четырех мпадшихцифр этого большого числа, В дальнейшем исходное целое число с выходов Р 2 и Р 1 (без содержимого последней тетраты Р 1) по разрешению 22=0 через коммутатор 7 подводится на входы блока 10 деления. Выходы блока 10, соответствующие целой части от деления на шестнадцать, по разрешению 21=1 подводятся на. Р 1, одновременно сбрасывается Р 2, После этого по новым значениям четырех младших цифр частного Р 1 шифратор 13 выдает на выходы 16 очередную (вторую) цифру результата преобразования и т,д.В начале преобразования дробных десятичных чисел сбрасываются Р 1, Р 2 и РЗ и ца входах управления задаютсяуровни 23=0, 24=1 и 25=0, при этомисходное дробное число, подведенноеот группы входов 19, записывается вРЗ со сдвигом. вправо ца пять разрядов.После этого ца входах управления устанавливаются коды 24=0 и 25=0, по котарым к выходам коммутаторов 5 по раэрешению 23=0 подводитсяпервое значение промежуточного (произведение нсходного числа ца 16) преобразования. При этом коммутация выходных данных блока 9 умножения к входам данныхРЗ выполнена такой, что выход первой ячейки блока умножения с весом "десять" поступает ца вход пулевого бита РЗ, а выход второй старшей ячейки блока умножения с весами "восемь",четыре", "два" и "один" соответственно заносится в разряды 1,2,3 и 4 РЗ.К четырем входам первых двух ячеекблока умножения подводятся логическиенуля, а исходное число на вход блока умножения подводится, начиная от входов старшего третьего столбца, ц поэтому две старшие ячейки выполняют Функцию формирователеи десятичного эквивалента текущих значении. двоичных циФр результата,После расположения данных и выработки разрешений на входах 23, 24 н 25 через время, равное задержкам блоков 9,6 и 5, производится запуск синхросигнала РЗ, где устанавливается1621182 1 1 тактПо Р 1(1194) во 3 16=А (к вых.17) Р 2 Р 1-ком. - бл.10Бл.10(129011194)=вых,бл.10 (80631949)-, ком.4 - Р 1 в к.711 тактПо Р 1(1949) мо 16= О (к вых. 1) Р 1- ком.7 - бл.10Бл,10 (80631949/16)=вых.бл 10 (5039496)- ком.4- Р 1- ком.7111 тактПо Р 1 (9496) вод 16=8 (к вых, 17) Р 1- ком. - бл, 10Бл. 10 (5039496/16)=вых,бл.10 (314968) - ком.4 - Р 11 Ч тактПо Р 1 (4968)йао.16=8 (к вых.17) Р 1" ком.7- бл,10Бл. 10 .(314968/16) =вых. бл.10 (10695) - ком. 4- Р 1Ч тактПо Р 1(9685)Фод 16=5 (к вых.17).Р.1 - в ком.7- бл,10Бл,10 (19685/16)=вых.бл.10 (1230) - ком.4 - Р 1Ч 1 тактИо Р 1230)Мод 16=Г (к вых.17) Р 1 - ком,7 бл.10Бл. 10 (1230/16) =вых, бл. 10(76) -з.ком, 4-"Р 1.Ч 11 тактПо Р 1(0076) воЗ 16=С (к вых,17) Р 1- ком,7 - бл.10Бл, 10(0076/16)=вых. бл, 10 (0004)ком.4-Р 1Ч 111 тактПо Р 1(0004).вод 16=4 (к вых.16)В итоге; 129011194 о =4 СЕ 5888 Ац.,первое зннчение промежуточного произведения, после чего выходы 0,1,2,3,4регистра РЗ через шифратор 14 на выходы 16 выдают первую цифру шестнадцатиричной дроби, а выходы 5,6 п5разрядов РЗ подводятся к входам блока9 умножения как компонента промежуточного произведения для выполнения второго такта преобразования, описанного 10выше при получении первой дробнойшестнадцатиричной цифры,В начале преобразования дробныхдвоичных чисел сбрасываются регистры1,2 и 3. Управляющие входы возбуждаются уровнями 19=0 20=0, 21=0, 22=1,23-"1 и 24=1. После этого от группы. входов 18 данных и Р 2 и Р 1 до предпоследней циары включительно, записывается исходный двоичный операнд, ав позиции битов 1,2,3,4 РЗ заноситсясамая младшая цифра этого операнда,Затем через небольшую задержку, дважды возбуждая сигнал 20, в.самой младшей тетраде Р 1 оказывается вторая 25младшая цифра исходного операнда, После этого на входе 24 устанавливаетсяуровень логического нуля.Через время, равное задержкамблоков 7,10 и 6, к первому входу сум В качестве примера преобразованиярз двоичного в десятичное возьмем цематора поступает частное от деленияпервой младшей цифры на шестнадцать,а к второму входу подводится от выхода шифратора 11 десятичный эквивалент второй младшей цифры, Через время, равное задержке сумматора 8, поразрешениям 24=0 и .25=1 первое значение промежуточного преобразования посредством коммутатора 6 записывается вРЗ. Одновременно с занесением в РЗвозбуждается вход 20 кратковременнымсигналом, по которому в позиции младшей цифры Р 1 записывается третьямладшая цифра,Второй такт преобразования протекает аналогично первОму, но в качестве делимого в РЗ находится результатпромежуточного произведения, а третьямладшая цифра исходного операнда - впозиции младшей тетрады Р 1,Рассмотрим пример преобразованиячисла из десятичной системы в двоичную, задаваясь исходным целым числом,например 129011194. В начальный момент данное. число от группы входов 18данных по разрешению 21=0 посредствомкоммутатора 4 записывается в Р 1 и Р 2,а затем на входе управления (21,=1) устанавливается код единицы. 1лое двоичное число, например 4 ГВАС 46, и запишем его в Р 1 и Р 2, при этом1 тактРЗР 2- бл,9 (000004 х 16)- вых.бл.9 ком,6 - .-1,вх,СМ 8(64)Р 1(0-3) бл.12(00007) ком.5 1 вх.СМ 8(07)Вых.СМБ(71) - РЗР 2 и сдвиг Р 1 влево11 тактРЗР 2-бл,9 (71 х 16) -вых,бл.9, ком.6 1 вх.СМ 8 (1136)Р 1(-03) - ф бл 12(Р) - ф ком. 5 -11 вх. СМ 8 (0015)Вых, СИВ( 1151) - РЗР 2 и сдвиг Р 1 влево111 тактРЗР 2- бл,9(1151 х 16) -вых.бл.9- ком.б -1 вх,СМ 8(18416)Р 1(0-3) - бл.12(В) - ком,5 - 11 вх.СМ 8 (00011)ВыхСМ 8(18427).- РЗР 2 и сдвиг Р 1 влево1 Ч тактРЗР 2- бл.9(18427 х 16)-вых.бл,9ком.61 вх.СМ 8(294832)Р 1(0-3)- бл.12(А) - ком.5 11 вх.СМ 8 (000010)Вых.СМ 8(294842)- РЗР 2 и сдвиг Р 1 влевоЧ тактРЗР 2-фбл.9(294842 х 16) - вых,бл,9- ком.б . 1 вх.СМ 8(471472)Р 1(0-3)-.бл,12(С) - ф ком.5- 11 вх. СМ 8(0000012)Вых.СМ 8(471 7484) - .РЗР 2 и сдвиг Р 1 влевоЧ 1 тактРЗР 2- бл.9(4717484 х 16) - вых.бл.9 - ком.6 - 1 вх.СМ 8(75479744)Р 1(0-3) - бл.12(4) в к.5 11 вх,СМ 8(00000004)Вых.СМ 8(75479748) - РЗР 2 и сдвиг Р 1 влевоЧ 111 тактРЗР 2 - бл.9(75479748 х 16) -вых,бл,9- ком,6 - 1 вх.О 18(120765968)Р 1(0-3)-бл.12(7) ком.511 вх.СМ 8(0000000007)Вых.СМ 8(1207675974)- РЗР 2 В итоге; 47 ГБАС 46 б =1207675974 ро 1 23=0,. 24=1 и 25=0 и указанное число40 через группы входов 18 записывается в соответствующие разряды РЗ (со сдвигом вправо). В качестве преобразования дробногодесятичного числа возьмем 0,2175 щ,В исходный момент сбрасываются Р 1, Р 2и РЗ, возбуждаются входы управления 1 тактВых.РЗ(566К) -бл.9(,2175 х 16)ком.6,5 РЗ(3,48)РЗ(0, 1, 2,3,4)-кашиф. 14 -к вых, 16(З)11 тактВых,РЗ(5-к) -бл.9(.48 х 16) -ком,6,5 -РЗ(7,68)РЗ(0,1,2,3,4) шиф,14 -к вых, 16(7)111 тактВых. РЗ (5-к) -бл. 9 (. 68 х 16) ъком, 6, 5РЗ (10, 88)РЗ(0,1,2,3,4)-шиф,14-к вых,16(А)1 Ч тактВых. РЗ (5-к) - бл. 9 (.88 х 16) -+ком, 6, 5-РЗ(14, 08)РЗ(0,1,2,3.,4)-шиф,14- к вых.16(Е)Ч 1 тактВых.РЗ(5-к)-дабл.9(,08 х 16) ком,6,5-эРЗ(1,28)РЗ(Оэ 1 э 2 еЗэ 4) шиф 14 +к выход 16(1) 162118210старшая цифра этого набора 4 распола и 12 подводятся цифры 4 и 7, в РЗ -гается в четырех разрядах Р 2, а. ос- нулевая информация 23=0, а на входетальные цифры, начиная с цифры 7, - в 21=1 - для прохождения компонента отР 1. В исходный момент к входам блоков 5 младшей тетрады сумматора к Р 2.1 1621.182У 1 тактВых РЗ(5"к)-дабл 9( 28 х 16) -+ком 6,5 - РЗ(4,48)РЗ(0,1,2,3,4) -ъшиф,14-к вых.16 (4)У 11 тактВых,РЗ(5-к)-бл.9(.48 х 16)-ком.б,5 ФРЗ(7,68)РЗ(0 1,2,3,4)-ъшиф.14 - к выхъ 16(7) 12 В итоге О,И 7510 =0,37 АЕ 147 АЕ 1 В качестве примера преобразования10 при этом в битах 1-4 РЗ записываетсядробных двоичных чисел в десятичное последняя цифра 8, в регистре тетрадвозьмем число .9 В 281, Перед началом Р 2 - цифра 9, а в Р 1 за исключениемпреобразования сбрасываются Р 1, Р 2 и последней тетрады - набор цифр В.28.РЗ и устанавливаются управляющие После этого посредством двукратногоуровни на входах; 19=0, 20=0, 21=0, возбуждения входа 20 правого сдвига1522=1, 23=1,и 25=1, После этого от обнуляется Р 2, а в позиции младшихгруппы входов 18 данных осуществля- трех тетрад оказывается набор двоичется прием информации в РЗ, Р 2 и Р 1, ных цийр 9 В 2,201 тактВых,РЗ(8.000) ком.7,.-ь бл.9(8/16) -ком.6 ввх,СМ 8(.5)ВыхвР 1 (биты п-З, п, п, п). - шиф.11 - 11 вх,СМ 8 (2500)Вых.СМ 8(2;5)-+ком.5-РЗ(2,5) и сдвиг вправо Р 2 Р 111 тактВых.РЗ(2,500)-ъком.7 -ъ бл,(2.5/16)- ком.б - 1 вх.СМ 8 (,15625)Бых,Р 1 (биты п-З, п, п, и);-кашиф. 11 ф 11. вх.СМ 8 (11.00000)Вых.СМ 8 (11.15625) - ком.5 -РЗ (11:,15625) и сдвиг вправо Р 2 Р 1111 тактБых,РЗ (1 1. 15625)-ком. 7.-Фбл.9 (1 1, 15625/ 16) - ком.б -1 вх,СМ 8 (697265625)Бых.Р 1 (биты п-З, п, п, и) в зппп.11 11 вх.СМ 8 (9.00000000)Бых,СИ 8 (9 . 697265625) -ком. 5-РЗ (9. 697265625) и сдвиг вправо Р 2 Р 11 Ч тактВых.РЗ (9,697265625) - эком.7-бл,9 (9.697265625/16) -ком.б -1 вх,СМВ(.6060791015625)Вых,Р 1 (биты п-З, п, и"1, п)-шиф.11 -ъ 11 вх,СМ 8 (0.0000000000000)Вых.СМ 8 .(.6060791015625) РЗ(0.6060791015625) и сдвиг справо Р 2 Р 1,В итоге; 79 В 28=,6060791015625 .,16. 40 Формула изо бр етения Реверсивный преобразователь двоичного кода в двоично-десятичный, содержащий первый, второй и третий регистры, первый и второй шийраторы двоичного эквивалента, первый и второй шифраторы десятичного эквивалента, с пер вого по четвертый коммутаторы и десятичный сумматор, группа входов перво" ,го операнда которого соединена с выходами третьего коммутатора ис первой группой входов второго коммутатора, выходы которого соединены с информационными входами третьего регистра, выходы которого соединены с первыми информационными входами четвертого коммутатора, а совместно с выходами второго регистра соединены с первой группой выходов преобразователя, вторая группа выходов которого соединена с выходами второго шифратора двоичного эквивалента, входы которого соединены 45 с выходами с первого по пятый разрядовтретьего регистра, группа входов младших разрядов первого регистра соединена с группой младших разрядов пер-вого коммутатора, выходы старших че тырех разрядов которого соединены синйормацнонными входами второго регистра, выходы которого соединены с информационными входами четырех старших разрядов первого регистра, а сов местно с выходами первого регистрасоединены с второй группой входов четвертого коммутатора, управляющин вход которого соединен с первым входом управления коммутацией .преобразова14 Таблица 1 Входные сигналы яруса1 1 Выходные сигналы яруса 1 г8 .4 2 1 10 8 0 0 0 0 1 1 0 0 0 0 О 0 0 0 0 0 1 1 О 0 О 0 0 О О 0 0 1 1 О0 1 0 1 0 1 1 0 0 О . 1 1 0 1 1 О 0 0 1 1 0 1 1 О 0 0 1 0 1 0 1 0 О 1 0 1 0 0 0 1 1 0 О 0 1 1 О Таблица 2 Выходные сигналы яруса Входные сигналы яруса 8 4 2 . 1 10 8 4 2 0 0 0 1 1 0 1 . 1 О 0 0 0 0 1 1 О 1 1 0 О 0 0 0 0 1 0 0 0 О.1 0 О 0 0 1 1 1 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 0 1 .1 О 0 0 0 0 0 О 0 0 О О0 1 0 1 0 1 1 0 1 0 13 162118 теля, вход правого сдвига которого соединен с входами правых сдвигов второго и первого регистра, вход левого сдвига которого соединены с входом левого сдвига преобразователя, ннфор 5 мационные входы которого соединены с первой группой входов первого коммутатора и второй группой входов второго коммутатора, третья группа входов которого соединена с разрядными выходами десятичного сумматора, входымладшей и старшей тетрады второго операнда которого соединены соответственно с выходами второго и первого шифраторов двоично-десятичных эквивалентов, входы которых соответственно соединены с выходами старшей и младшей тетрад первого регистра, выход переполнения десятичного сумматора соеди нен с третьим входом первого коммутатора, управляющий вход которого,соединен с входом разрешения передачи данных.преобразователя, второй вход управления коммутацией которого соеди нен с управляющим входом третьего коммутатора, выходы первого регистра с второй по пятую тетрад соответственно соединены с входами первого шифра"тора двоичных эквивалентов, выходы которого являются третьей группой выходов преобразователя, первый и второйвходы управления передачей данных которого соответственно соединены с первым и вторым управляющими входамитретьего регистра, о т л и ч а ю -щ и й с я тем, что, с целью повышения быстродействия и расширения функциональных воэможностей за счет обеспечения преобразования дробных чисел,в него введены блок умножения. на.шестнадцать и блок деления на шестнадцать,входы которого соединены с выходамичетвертого коммутатора, а выходы блока деления на шестнадцать соединены свторой группой входов первого коммутатора и первой группой входов третьего коммутатора, вторая группа входовкоторого соединена с выходами блокаумножения на шестнадцать, входы которого соединены с выходами третьего регистра,