Управляемое устройство счета

(51)5 Н 03 К 23 66 й сдЧЗЩ ОПИСАНИЕ ИЗОБРЕТН А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ ЛГ,лО; ,онал ьниялюбоержит ешпфи 14,Уст- ежи- таакоп-. нного кода. 3 илщам ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР(56) Заявка Франции М 2595520, кл. Н 03 К 23/40, 1987Авторское свидетельство СССР Кф 1058069, кл. Н 03 К 23/00, 1982. (54) УПРАВЛЯЕИОЕ УСТРОЙСТВО СЧЕТА (57) Изобретение относится к автоматике, импульсной и вычислительной технике и может быть использовано в устройствах ввода информации. Цель изобретения - расширение функц ных возможностей путем обеспеч воэможности уменьшения кода на заданное число. Устройство сод сумматоры 1 и 2 по модулю 2, д раторы 3 и 4, блоки 5-7 памят элемент 8 вычитания, элементы и 16, блоки элементов И 1 О и 1 элемент ИЛИ 12, элементы НЕ 13 шифратор 15 и элемент ИЛИ-НЕ 1 ройство обеспечивает работу в мах сложения.и вычитания с выч нием заданного числа из ранееИзобретение относится к автоматике, импульсной и вычислительной технике и может быть использовано в устройствах для обслуживания заявок в порядке их поступления, в устройствах ввода информации от различных дискретных датчиков в устройство обработки или в управляющую машину.Целью изобретения является расширение функциональных возможностей устройства путем обеспечения возможности уменьшения кода на любое заданное число.На фиг.1 приведена структурная 15 схема предлагаемого устройства; на фиг.2 - функциональная схема устройства для п = 3 (п - максимальное число импульсов, подлежащих счету) и К = 2 (и2 ); на фиг. 3 - таблица, поясняющая работу устройства.На фиг.1 и 2 обозначены: 1 и 2 - сумматоры; 3 и 4 - двоичные дешифраторы; 5-7 - блоки памяти, 8 - элемент вычитания; 9 - первый элемент И; 25 10 и 11 - блоки элементов И; 12 элемент ИЛИ, 13 и 14 - элементы НЕ;15 - двоичный шифратор; 16 - второй элемент И, 17 - элемент ИЛИ-НЕ. 20 30 В сумматоре 1 по модулю два первые Квходов первой группы суммирующих входов соединены с корпусом ("0"), а последний К-й вход - с первым входом устройства, входы второй 35 группы суммирующих входов подключены к соответствующим выходам двоичного шифратора 15, входы которого соединены с первой группой входов устройства. Выходы сумматора 1 соединены 40 с соответствующими входами первой группы суммирующих входов сумматора 2 по модулю два, входы второй группы суммирующих входов которого соединены с соответствующими выходами блока 11 элементов И. Выходы сумматора 2 по модулю два соединены с соответствующими входами двоичного дешифратора 3, выходы которого подключены к соответствующим входам первой50 группы входов блока 5 памяти. Выходы. блока 5 памяти соединены с соответствующими входами уменьшаемого числа элемента 8 вычитания по модулю два, первые Квходов вычитаемого числа которого соединены с корпусом ( 0 ),н н) 55 а К-й вход - с вторым входом устройства, входом элемента НЕ 13 и первым и вторым входами элемента ИЛИ 12. Первый вход элемента ИЛИ 12 соединен с первым входом устройства, а выход с (К+1)-м входом блока 10 элементов И, первые К входов которого соединены с соответствующими выходами элемента 8 вычитания по модулю два и соответствующими входами элемента ИЛИ-НЕ 17, а выходы - с соответствующими входами двоичного дешифратора 4. Выходы дешифратора 4 соединены с входами блока 6 памяти следующим образом: первый выход блока 4 с вторым входом блока 6 памяти, (и)-й выход - с п-м входом, причем первый вход блока 6 памяти соединен с выходом элемента И 9, второй вход которого соединен с выходом элемента ИЛИ-НЕ 17. Выходы блока 6 памяти образуют первую группу выходов устройства и соединены с соответствующими входами второй группы входов блока 5 памяти и соответствующими входами блока 7 памяти, выходы которого соединены с соответствующими входами блока 11 элементов И, Первый вход устрсйства соединен с (К+1)-м входом блока 11 элементов И, и входом элемента НЕ 14, выход которого соединен с вторым входом элемента И 16, первый вход которого соединен с выходом элемента НЕ 13 и входом С блока 5 памяти, а выход - с входом С блока 7 памяти.Блоки 10 и 11 элементов И идентичны. Блок 10 элементов И (фиг.1 и 2) содержит К элементов И 10-110-К, Первые входы всех элементов И соединены с Кф 1-м входом блока, вторые входы - с соответствующими входами блока, а выходы - с соответствующими выходами блока, Блок 6 памяти (фиг.2) содержит К 0-триггеров 6-1 и 6-2 и 2 К элементов ИЛИ 6-3, 6-4, 6-5 и б-б, входы которых соединены с входами первой группы входов блока следующим образом: первый вход блока - с первыми входами элементоЪ ИЛИ 6-4 и 6-6, второй вход блока - с вторым входом элемента ИЛИ 6-4 и первым входом элемента ИЛИ 6-5, третий вход блока - с первым входом элемента ИЛИ 6-3 и вторым входом элемента ИЛИ 6-6, четвертый вход блока - с вторыми входами элементов 1 ПИ 6-3 н 6-5. Выходы элементов ИЛИ 6-3 и 6-4 соединены соответственно с Б и Н входами П- триггера 6-1, а выходы элементов ИЛИ 6-5 и 6-6 -. соответственно с Б и75310 Ь 5 10 5 20 25 30 35 40 45 50 55 5 15 К входами Р-триггера 6-2. (-выходы Р-триггеров 6-1 и 6-2 соединены соответственно с первым и вторым выходами блока.Блок 7 памяти (фиг.2) содержит К Р-триггеров 7-1 и 7-2, причем С-входы всех триггеров соединены с С-входомблока. Р-вход триггера 7-1 соединенс первым входом блока, а Я-выход -с первым выходом блока. Р-вход триггера 7-2 соединен с вторым входомблока, а С-выход - с вторым выходомблока.Блок 5 памяти (фиг.2) содержитК Р-триггеров 5-1 и 5-2 и элементы ИЛИ 5-3 и 5-4, причем С-входы триггеров соединены с С-входом блока. Первый вход первой группы входов блока соединен с Р-входом триггера 5-1 и первым входом элемента ИЛИ 5-4, выход которого соединен с Я-входом триггера 5-2, Второй вход первой группы входов блока соединен с К- входом триггера 5-2 и вторым входом элемента ИЛИ 5-3, выход которого соединен с Б-входом триггера 5-1. Третий вход первой группы входов блока соединен с вторыми входами элементов ИЛИ 5-3 и 5-4. Первый вход второй группы входов блока соединен с Р-входом триггера 5-1, а второй вход второй группы входов - с Р-входом триггера 5-2. -выходы триггеров 5-1 и 5-2 соединены соответственно с первым и вторым выходами блока.Рассмотрим работу устройства для случая п = 3 и К = 2 (и ( 2 ). В этомК случае отпадает необходимость в двоичном шифраторе 15 (фиг.1), так как К = и = 1. В исходном состоянии триггеры всех блоков памяти находятся в состоянии 1101. В случае появления на первом входе 18 устройства первого информационного импульса и импульса на четвертом входе устройства, что соответствует команде "Добавить к записываемой единице число два" (фиг.3) на первой группе суммирующих входов сумматора 1 по модулю два появляется комбинация (01), а на второй группе суммирующих входов - комбинация (10), результат суммирования комбинация (11)=3 - поступает на первую группу суммирующих входов сумматора 2 по модулю два, а так как триггеры блока 7 памяти находятся в состоянии "0", то на второй группе суммирующих входов имеется комбинация (ОО) . Результат суммирования - комбинация (11) - с выходаблока поступает на выходы двоичного дешифратора 3, сигнал с выхода которого через элемент ИЛИ 5-3 поступает на Б-вход Р-триггера 5-1 и устанавливает его в состояние,. "1", этот же сигнал через элемент ИЛИ 5-4 поступает на Я-вход Р-триггера 5-2 иустанавливает его в состояние "1".Таким образом, в блоке 5 памяти записывается комбинация (11) и с выходов его потенциалами подается на входы уменьшаемого числа элемента 8 вычитания по модулю два, на входахвычитаемого числа которого присутствует комбинация (00), С выходов элемента 8 результат вычитания - комбинация (11) - поразрядно поступаетна вторые входы соответствующих элементов И блока 10 элементов И, на первые входы которых с первого входа устройства через элемент ИЛИ 12 поступает тот же информационный импульс. С выхода блока 10 элементов И результат вычитания - комбинация(11) - в импульсной форме поступает на входы двоичного дешифратора 4, импульс с выхода которого поступаетна вход блока 6 памяти и через элемент ЛИ 6-3 на Я-вход триггера 6-1 и устанавливает его в состояние 111 11 а через элемент ПЛИ 6 - 5 на Б -вход триггера 6 - 2 и устанавливает е го всостояние " 1 " . Записанная комбинаци я ( 1 1 ) с выходов блока 6 памяти поступает н а и ерв ую группу выходов устройства , " 1 " с первого выхода блока 6 памяти - на Р -входы триггеров 7 - 1 и 5 - 1 , а " 1 " с второго выхода блока 6 памяти - н а Р -в ходы триг г ер ов 7 - 2 и 5 - 2 . Н а С -вход блока 7 памяти поступает и нв ер тир о в а н ный и нформационный импульс . Зад ним фронтом информационного импульса триггеры 7 - 1 и 7 - 2 блока 7 и амя ти ус та на влив ают ся в с о с т оя нп е "и на первом и втором входах бл о ка 1 1 элементов И11 появляются пстекчпгалы 1В случае появления первого импульса вычитания на втором входе устройства он поступает на вход 19 входов вычитаемога числа элемента 8 вычитания по модулю два и, поскольку на первом входе постоянно присутствует "0", на этих входах организуется комбинация (01)=1. На входах уменьшаемого числа потенциалами с выхо 1575310дов блока 5 памяти присутствует комбинация (11), Результат вычитания комбинация (10) - поступает на входы блока 10 элементов И на вход котороУ5 го через элемент ИЛИ 12 поступает разрешающий импульс с второго входа устройства. Комбинация (10) в импульсной форме поступает на входы двоичного дешифратора 4, с второго выхода . которого через элемент ИЛИ б"Э подается на Б-вход триггера 6-1, который остается в состоянии "1", а через элемент ИЛИ 6-6 - на К-вход триггера 6-2 и передним Фронтом импульса вы читания устанавливает его в состояние "0". Таким образом, на выходах блока 6 памяти и выходах устройства потенциалами присутствует комбинация (10), "1" с выхода блока 5 памяти поступает на Э-входы триггеров 7 т 1 и.5-1, а "0" с выхода блока 5 памяти - на П-входы триггеров 7-2 и 5-2. Инвертированный импульс вычитания поступает на С-входы всех триггеров. Задним фронтом импульса вычитания триггеры 7-,2 и 5-2 устанавливаются в состояние 0, триггеры 7-1 и 5-1 остаются в состоянии "1". На входы блока. 11 элементов И 30 поступает потенциалами комбинация (10).В случае появления на первом входе устройства второго информационного импульса и отсутствия импульсов на входах 20 и 21 устройства, сумматор 1 по модулю два суммирует комбинацию (01) с первой группы суммирующих входов с комбинацией (00) с второй группы суммирующих входов. Ре зультат суммирования комбинация (01) с выходов блока поступает на первую группу суммирующих входов сумматора 2 по модулю два, на вторую группу сумьжрующих входов которого через 45 элементы И 11-1 .и 11-2 по сигналу разрешения с первого входа устройства поступает комбинация (10). Результат суммирования - комбинация (11) в .поступает на входы двоичного дешифратора Э, с выхода которого через элементы ИЛИ 5-3 и 5-4 сигнал поступает на Я-входы триггеров 5-1 и 5-2. Триггер 5-1 остается в состоянии "1", а триггер 5-2 передним фронтом информационного импульса переходит в состояние "1". С выхода блока 5 памяти комбинация (11) поступает на входы уменьшаемого числа элемента 8 вычитания по модулю два, на входах вычитаемого числа которого имеется комбинация (ОО). Результат вычитания комбинация (11) поступает на входы блока 10 элементов И и разрешающим импульсом с элемента ИЛИ 12 пропускается на входы двоичного дешифратора 4, с выхода которого через элементы ИЛИ 6-3 и 6-5 сигнал поступает на Б-входы триггеров 6-1 и 6-2 и передним фронтом информационного импульса триггер 6-2 устанавливается в состояние "1"На выходах блока 6 памяти и устройства появляется комбинация (11). Эта комбинация поступает на Р-входы соответствующих триггеров блока 7 памяти, на С- вход которого подается инвертированный информационный сигнал. Задним фронтом информационного импульса триггер 7-2 переводится в состояние "1". Комбинация (11) с выходов блока 7 памяти поступает на входы блока 11 элементов И.В случае появления второго импульса вычитания на входах уменьшаемого числа элемента 8 вычитания по модулю два присутствует комбинация (11), результат вычитания - комбинация (10) - через блок 10 элементов И поступает на входы двоичного дешифратора 4, с выхода которого через элемент ИЛИ 6-3 сигнал подается на Я-вход триггера 6-1, а через элемент ИЛИ 6-6 - на К-вход триггера 6-2, который передним фронтом импульса вычитания устанавливается в положение "0", На выходах устройства появляется комбинация (10), которая поразрядно поступает на Р-входы соответствующих триггеров блоков 5 и 7 памяти. Триггеры 5-1 и 7-1 остаются в состоянии "1", а триггеры 5-2 и 7-2 задним фронтом импульса вычитания устанавливаются в состояние "0"При приходе третьего импульса вычитания из числа (10), записанного в блоке 5 памяти, вычитается число (01). Результат вычитания - комбинация (01) - передним фронтом импульса вычитания записывается в триггеры блока 6 и задним фронтом импульса вычитания перезаписывается в блоки 5 ч 7 памяти.При приходе четвертого импульса вычитания из комбинации (01), записанной в блоке 5 памяти в элементе 8вычитания по модулю два, вычитается9 15 комбинация (01) . Результат вычитания - комбинация (00) - поступает на ,входы элемента ИЛИ-НЕ 7, "1" с выхода которого подается на второй вход элемента И 9, на первый. вход которого поступает с второго входа устройства импульс вычитания. С выхода элемента И 9 импульс поступает на первый вход блока 6 памяти и через элементы ИЛИ 6-4 и 6-6 на. Я-входы триггеров 6- 1 и 6-2 и передним фронтом устанавливает их в нулевое состояние. На выходах устройства присут ствует комбинация 00 и на Э-входах всех триггеров блоков 5 и 7 памяти11 нимеется 0 . Задним фронтом импульса вычитания триггеры блоков 5 и 7 памяти устанавливаются в нулевое положение.Таким образом обеспечивается счет в режимах сложения и вычитания.Формула изобретенияУправляемое устройство счета, содержащее первый и второй сумматоры, дешифратор, блок памяти, при этом последний вход первой группы суммирующих входов первого сумматора соединен с первым входом устройства, все остальные входы этой группы заземлены, выходы первого сумматора соединены с входами первой группы суммирующих входов второго сумматора, выходы которого соединены с входами дешифратора, выходы которого соединены с входами блока памяти, о т л и - ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем обеспечения возможности уменьшения кода на любое заданное число, в него дополнительно введены второй дешифратор, второй и третий блоки памяти, элемент вычитания, первый и второй элементы И, первый и второй блоки элементов И, элемент ИЛИ, первый и второй элементы НЕ, шифратор, элемент ИЛИ-НЕ, при этом75310 10 выходы первого блока памяти.соединены с входами уменьшаемого числа элемента вычитания, последний входгруппы входов вычитаемого числа которой соединен с вторым входом устройства, а прочие входы этой группывходов заземлены, выходы элементавычитания соединены с соответствующими входами первого блока элементовИ и входами элемента ИЛИ-НЕ,выходкоторого соединен с вторым входомпервого элемента И, первый вход которого соединен с вторым входом уст ройства, а выход - с первым входомвторого блока памяти, прочие входыкоторого соединены с соответствующими выходами второго дешифратора,входы которого соединены с выходами 20 первого блока элементов И, (К+ 1)-йвход которого соединен с выходомэлемента ИЛИ, первый вход которогосоединен с первым входом устройства,а второй вход - с вторым входом 25 устройства и входом первого элементаНЕ, выход которого соединен с тактовым входом первого блока памяти ипервым входом второго элемента И,второй вход которого через второй 30 элемент НЕ соединен с первым входомустройства, а выход - с тактовымвходом третьего блока памяти, входыкоторого соединены с соответствующимивыходами второго блока памяти, выЗ 5 ходами устройства и входами второйгруппы входов первого блока памяти,выходы третьего блока памяти соединены с соответствующими входамивторого блока элементов И, (К+1)-йвход которого соединен с первым входом устройства, а выходы соединены свходами второй группы суммирующихвходов второго сумматора, входыпервой группь входов устройства сое динены с входами шифратора, выходыкоторого соединены с второй группойсуммирующих входов первого сумматора.15753 О Вх ды Вхд ых йх б Составитель О,Скворцовина Техред М,Дидык . Редактор А.Леж Корректор С.йекмар Подписное КЕЛЬТ ССС ательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 изводственн-и Заказ 1792ВНИИПИ Госуд ых ых тв 1